用于先进芯片到晶圆混合键合的多层通孔技术

逍遥设计自动化

引言
. P: L" i7 s9 ^" u- N2 |3 J8 j. p& }半导体行业面临着对更高性能计算不断增长的需求，特别是在人工智能和机器学习应用方面。随着传统缩放方法接近物理极限，工程师转向混合键合等创新封装解决方案来维持技术进步的步伐。本文探讨一种称为多层通孔（MLV）架构的方法，该方法解决了在保持最佳功率传输的同时缩放混合键合技术的关键挑战[1]。
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混合键合技术的基础
混合键合代表了从传统基于焊料的连接向芯片间直接金属对金属和介电层对介电层互连的转变。与传统封装方法相比，这种技术能够实现更高的互连密度、更低的信号延迟和更低的功耗。该技术已成为创建强大多芯片系统的必要条件，这些系统几乎可以像单个单片器件一样运行。

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图1展示了模块间互连架构，包括（a）截面图，（b）带有功率传输和信号区域的标准后端，以及（c）采用更薄金属的缩放架构

当工程师尝试将这些互连的间距缩放到更小尺寸时，挑战就出现了。随着连接之间间距的缩小，维持足够的功率传输变得越来越困难。传统方法需要减薄金属层以适应更小的间距，但这会产生一系列影响整体系统性能的问题。
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功率传输挑战
理解为什么更小的间距会产生功率传输问题需要检查金属厚度和电阻之间的关系。当金属层变薄以适应更紧密的间距时，电阻会成比例增加。这种增加的电阻导致功率分配网络上的电压降更高，这会显著影响芯片性能。

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5 ?2 S1 n- G% L* P% z" d图2显示了（a）不同长宽比下互连密度与最大金属厚度的关系，以及（b）顶层金属产生的最小薄层电阻
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6 Y7 D9 W: k; H8 H- U: d" q在三维芯片堆叠中，功率传输挑战变得更加复杂。功率必须通过基础芯片的金属层和硅通孔（TSV）流向顶部芯片。当顶层金属层变薄时，电压分布变得不均匀，在TSV位置之间发生显著的电压降。
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) _) L: ~( g4 E; W3 c2 o图3说明了（a）3D芯片堆叠中功率传输的电流路径，以及（b）TSV集群之间顶部芯片功率平面上的电压分布
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随着每一代处理器功率密度的持续增加，情况变得更加严重。更高的功率密度放大了电压降问题，在追求更高互连密度和需要强大功率传输之间产生了根本性的矛盾。
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图4量化了增加功率密度如何加剧电压降问题，显示（a）0.5W/mm2和（b）1W/mm2功率密度下IR降与TSV间距的关系
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对射频线路性能的影响
# V0 r0 ~# g3 o5 Y0 @6 Z9 }( U减薄金属层的后果超出了简单的功率传输问题。片上射频线路，特别是电感器，在使用更薄的金属层构建时会出现显著的性能下降。这些无源器件通常使用最厚的可用金属层构建，以最小化电阻损耗并最大化品质因数。
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图5显示了使用不同金属厚度的电感器的仿真结果，包括（a）电感值和（b）品质因数
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这些仿真中显示的品质因数下降表明，传统的缩放方法在实现高互连密度和维持良好的射频线路性能之间产生了根本性冲突。这种冲突推动了替代架构方法的发展。
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+ L3 Z) P6 s5 x多层通孔解决方案
多层通孔通过根本性地改变通孔在金属堆叠中的路由方式，为缩放难题提供了优雅的解决方案。MLV不要求所有通孔顺序穿过每个金属层，而是允许某些通孔"跳过"厚功率传输层，直接连接到下方的细间距金属层。
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+ F5 L7 F' @! E/ M$ N图6概念性地说明了多层通孔架构，显示（a）传统堆叠方法和（b）采用高长宽比通孔的MLV方法

这种架构创新将功率传输和信号路由的要求分离，允许工程师独立优化每个功能。功率传输层可以保持厚度以维持低电阻，而信号路由可以实现高性能计算应用所需的密度。

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& J+ b5 ^% I# G" k寄生参数降低的优势
除了解决功率传输挑战外，MLV架构在寄生电容降低方面提供了额外的优势。随着互连间距的缩小，相邻连接之间的寄生电容成为越来越重要的性能限制。

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  @0 G. N5 r8 Q! u图7显示了电容比较，包括（a）常规堆叠通孔，（b）0.8μm2面积的MLV，（c）0.5μm2面积的MLV，以及（d）归一化电容比较

通过MLV架构实现的电容降低在信号频率增加和时序余量变得更紧时变得特别有价值。更低的寄生电容直接转化为改善的信号完整性和降低的功耗。

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$ E! d1 [8 W4 w7 Q' q制造工艺开发
创建MLV结构需要能够通过多个介电层蚀刻极高长宽比特征的精密制造工艺。该工艺从精确的光刻开始，以亚微米精度定义通孔图案。

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图8显示了光刻后的SEM图像，包括（a）孤立的微米尺寸通孔和（b）嵌套的亚微米通孔

蚀刻工艺代表了MLV制造最具挑战性的方面之一。蚀刻必须在保持精确尺寸控制并避免颈缩或弯曲等缺陷的同时，穿过具有不同性质的多个介电层。

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图9显示了多层通孔的横截面图，包括（a）去灰后长宽比约10和（b）去灰前长宽比约20

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金属化和电气性能
蚀刻后，通孔必须用阻挡层和种子层进行金属化，然后进行铜电镀。考虑到涉及的高长宽比，这个工艺需要仔细优化以确保完全填充而无空洞。

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) C1 G7 f) K5 r* e9 D图10显示了在整个MLV结构上连续阻挡层和种子层覆盖的横截面图
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图11显示了完成的MLV结构，在高长宽比通孔中实现了无空洞的铜填充

% Z- E. G8 j5 ?  u: k电气性能验证确认MLV结构可以实现优异的可靠性和整个晶圆上紧密的电阻分布。

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图12显示了累积分布函数，表明在晶圆上测量的1200链菊花链的电阻值
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2 N# F, {  N  L) n3 H结论和未来影响
0 Y* J$ ]: c2 m& j多层通孔架构代表了工程师处理先进封装基本权衡的范式转变。通过在不损害功率传输或射频性能的情况下实现混合键合间距的持续缩放，MLV技术为异构集成和先进计算架构提供了新的可能性。深层高长宽比通孔的成功演示及其优异的电气性能证明，这种方法可以支持下一代处理器和AI加速器的严苛要求。随着行业继续推向更加激进的缩放目标，MLV架构提供了一条可行的路径，保持了高性能计算应用所需的性能特征。

/ k( a4 V- ^1 \) E- s参考文献
' `$ B; e3 C3 @[1] G. Naderi, A. Elsherbini, B. M. Rawlings, S. Liff, S. Chauhan, Q. Yu, A. Rahimi, C. Cooper, T. Bejitual, P. Shivapooja, M. Stolt, M. I. Hossain, and C. M. Atay, "Enabling Chip-to-Wafer Hybrid Bonding Scaling to 1um Pitch With Optimal Power Delivery Using New Bond Via Architectures," in 2025 IEEE 75th Electronic Components and Technology Conference (ECTC), 2025
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