光电共封装：推进高速数据中心的异构集成技术

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引言本文探讨了光电共封装(CPO)技术在高速数据中心异构集成领域的重要进展。我们将介绍光学收发器的演变、CPO的基本原理，以及将光电子集成芯片(PIC)、电子集成线路(EIC)和专用集成线路(ASIC)集成到紧凑、高性能封装中的各种方法[1]。
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3 R2 P0 A& j1 P% l& X/ t光电共封装简介
光电共封装是一种异构集成封装方法，将由光电子集成芯片(PIC)组成的光学引擎(OE)与由电子集成线路(EIC)和交换ASIC组成的电气引擎(EE)相结合。CPO的主要优势包括：

缩短OE/EE和ASIC之间的电气接口长度

降低信号驱动的能耗

减少延迟，提高电气性能[/ol]
为了理解CPO的重要性，我们需要追溯数据中心光学收发器的演变历程。
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; _/ m( C" M- E1 U3 x( l4 |图1展示了光学收发器技术的发展路线图，从可插拔光学模块到板载光学模块(OBO)、近封装光学模块(NPO)和光电共封装(CPO)。
可插拔收发器（2000年至今）自2000年以来，SFP、QSFP及其变体等可插拔收发器在业界得到广泛应用。这些模块安装在印刷电路板(PCB)边缘，ASIC则连接到封装基板上。虽然用途广泛，但PIC/EIC和ASIC之间的距离最长，导致功耗较高，电气性能较低。
板载光学模块（OBO）（2018年至今）OBO将收发器的关键组件（OE和EE）与封装好的ASIC放置在同一PCB上，排列在ASIC四周。这种方法缩短了PIC/EIC和ASIC之间的距离，与可插拔收发器相比，功耗和电气性能得到改善。
* U# r% K* _) j( g1 `) `近封装光学模块（NPO）（2020年至今）NPO进一步优化了布局，将OE/EE放置在可选的光学基板上，与封装好的ASIC并排放置在高性能基板上。这种配置消除了通过PCB的高速数据带宽，提供了更好的功耗和电气性能。光互联论坛(OIF)正在开发超短距离(XSR)+电气接口，以支持ASIC和光学元件之间长度达150毫米的NPO。
光电共封装（CPO）（2023年至今）CPO代表了最新进展，将OE/EE（有或没有光学基板）与ASIC芯片并排放置在同一共封装基板的四个边缘。这种配置实现了ASIC和PIC/EIC之间的最短距离，从而获得最佳的电气性能。根据OIF的标准，CPO将OE/EE模块和主ASIC限制在50毫米以内，通道损耗限制在10 dB。
% F5 @+ s5 ~9 q8 }: R1 R异构集成方法为了有效实现CPO，开发了各种异构集成技术。这些方法可以大致分为2D和3D集成方法。
% @3 [: {' |8 I; [& [2D异构集成
+ u! F. d" U( J, M! ~2D集成涉及将组件并排放置在公共基板上。可能有几种配置：

PIC和EIC在光学基板上，与ASIC并排放置在共封装基板上

PIC、EIC和ASIC在TSV互连层或有机互连层上

PIC、EIC和ASIC在TSV互连层或有机互连层上，然后连接到封装基板上
# h  z5 ~% z% B, g* D& F+ F[/ol]
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; w2 C5 l7 g0 z8 |6 ]图2展示了ASIC、EIC和PIC在共封装基板上的各种2D异构集成方法。

: h9 ?% d4 A- n; B* D# o. o带桥接的2D集成为了增强组件之间的连接，可以使用硅桥或嵌入式多芯片互连桥(EMIB)：

使用微凸点连接Chiplet（ASIC、EIC和PIC）的硅桥

采用Cu-Cu无凸点混合键合的硅桥

嵌入共封装基板腔体中的英特尔EMIB[/ol]
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图3展示了使用硅桥在共封装基板上进行ASIC、EIC和PIC的2D异构集成。
+ G) A3 J# S8 d0 ^1 `5 _' R3D异构集成3D集成涉及垂直堆叠组件，提供更高的密度和潜在的更好性能。PIC和EIC的各种3D集成方法包括：

使用微凸点的正面对正面堆叠

使用微凸点和硅通孔(TSV)的正面对背面堆叠

无凸点Cu-Cu混合键合

使用TSV互连层或有机互连层的堆叠[/ol]
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# J+ C0 i5 B, p8 b& U0 L图4展示了EIC和PIC的各种3D异构集成技术。
ASIC、PIC和EIC的3D集成将PIC和EIC的3D集成与ASIC放置相结合，形成了几种CPO配置：

3D堆叠的PIC和EIC在光学基板上，与ASIC并排放置在共封装基板上

3D堆叠的PIC和EIC与ASIC在TSV互连层或有机互连层上

3D堆叠的PIC和EIC与ASIC在TSV互连层或有机互连层上，连接到封装基板上
[/ol]

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( S: X* f* }% ~" C4 v1 A) i' r, U图5展示了ASIC、EIC和PIC的3D异构集成方法。
+ \! E+ e, V' \9 {先进的CPO配置随着数据中心交换机从25.6 Tbit/s发展到51.2 Tbit/s，对更紧凑、更高效的CPO解决方案的需求变得越来越重要。两种创新方法解决了这一挑战：
, f" ?5 N5 ~3 C) M: X1. 使用混合键合的堆叠PIC和EIC

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/ R- H: D8 z4 K1 Z7 a- \) ?图6展示了使用PIC和EIC的3D堆叠和混合键合的51.2 Tbit/s交换机的光电共封装方法。
* b/ r9 ^" L3 G$ E  i7 P! o+ g2. 使用有机互连层的堆叠PIC和EIC

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图7展示了另一种使用有机互连层堆叠PIC和EIC的51.2 Tbit/s交换机的光电共封装方法。

. A* N; J0 A/ v4 ~0 g( Q带桥接的3D集成将3D集成技术与桥接技术相结合提供了额外的优势：

通过硅桥连接到ASIC的3D堆叠PIC和EIC

使用英特尔EMIB的3D堆叠PIC和EIC与ASIC

使用嵌入扇出型有机互连层的硅桥的3D堆叠PIC和EIC与ASIC[/ol]
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! R% u, K% [. o# H, i图8展示了在共封装基板上使用硅桥进行ASIC、EIC和PIC的3D异构集成。
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玻璃基板：下一个前沿英特尔最近宣布的下一代高功率处理器玻璃基板技术引起了业界的兴趣。与有机基板相比，玻璃基板具有以下优势：

表面更光滑、更平坦

能够集成用于光传输的波导

优越的光学性能

更好的热稳定性、机械稳定性和尺寸稳定性

更高的互连密度

改善信号速度、功率传输和设计规则[/ol]
6 R& X7 A& y/ G! ~& i然而，玻璃基板也带来了挑战，包括更高的生产成本、初期良率问题以及建立可行的商业生产生态系统的需求。
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图9展示了使用玻璃互连层进行EIC和PIC的3D异构集成。
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, v! `# d0 C$ c/ q图10展示了使用玻璃互连层在共封装基板上进行ASIC、EIC和PIC的3D异构集成。
基于玻璃互连层的CPO的组装过程包括以下几个步骤：

在玻璃基板上蚀刻腔体并创建穿透玻璃通孔(TGV)

使用芯片附着和保持装置将PIC放置在腔体中

用模塑树脂填充间隙

制造重分布层(RDL)和玻璃波导

组装光纤耦合器和光纤

在EIC和PIC之间进行微凸点键合或Cu-Cu混合键合[/ol]

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5 v- I4 F3 e' u7 U1 c图11概述了使用玻璃互连层在共封装基板上制造ASIC、EIC和PIC的3D异构集成的过程。

% @, ^/ ~% Q9 g+ T# K结论光电共封装代表了高速数据中心异构集成技术的重大进步。通过将光电和电子组件组合成紧凑、高效的封装，CPO与传统的可插拔收发器相比，提供了更好的性能、更低的功耗和更低的延迟。
随着数据中心交换机的不断发展，3D堆叠、硅桥和玻璃基板等创新集成技术将在满足下一代系统需求方面发挥关键作用。从25.6 Tbit/s到51.2 Tbit/s交换机的发展需要更复杂的封装解决方案，推动了先进CPO配置的发展。
& v. {' A  G+ l7 V4 k  f1 A尽管仍然存在挑战，特别是在采用玻璃基板方面，但CPO的潜在优势是巨大的。随着业界不断完善这些技术，我们可以期待数据中心性能、效率和可扩展性的进一步提高。
) W; ?; g, X) `光电共封装的未来在于成功集成多种技术，包括先进材料、3D集成技术和新型互连解决方案。随着研究人员和工程师继续推动可能性的界限，CPO无疑将在塑造下一代高速、高性能数据中心方面发挥关键作用。
# b9 M! V- J7 Q+ F4 C% M' e参考文献[1]J. H. Lau, "Co-packaged Optics," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 6, pp. 471-491.
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