2纳米Nanosheet技术及其以后的选择性层减薄实现多阈值的技术

逍遥设计自动化

引言
随着半导体器件不断缩小，在性能和功耗之间取得平衡变得越来越具有挑战性。当晶体管尺寸缩小到2纳米及更小时，Nanosheet技术已经逐渐取代鳍式场效应晶体管(FinFET)架构。本文探讨了通过选择性层减薄技术实现多阈值电压解决方案的创新方法[1]。
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. q/ o# D0 w, o8 B: \图1展示了从FinFET到Nanosheet架构的CMOS技术发展路线图，说明了晶体管持续缩小的趋势。

8 b6 Q7 ~/ W4 N  k( k( [与传统的FinFET设计相比，纳米片晶体管架构具有多项优势，包括每个有效器件占用面积可获得更大的有效宽度以及更优异的静电控制能力。这些优势可转化为更好的功率性能特性。随着极紫外(EUV)光刻技术的进步，特别是高数值孔径EUV的发展，纳米片技术可提供更灵活的设计选项，以优化性能并降低功耗。
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图2展示了Nanosheet技术中的典型设计布局，说明了高性能逻辑标准单元需要更宽的片宽，而高密度设计则需要紧密的N-P间距。
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5 Z& [, g7 ~) P# k9 X6 O多阈值集成的挑战
$ _4 h% W% ]' i% U9 H" p! H& r. X. w在Nanosheet技术中实现多阈值解决方案的主要挑战之一源于其复杂的结构。堆叠纳米片之间的空间(Tsus)和栅极长度(Lg)的综合效应产生了独特的集成困难。先前的解决方案使用Tsus阻塞(TPO)来避免Tsus内部的软掩模问题，但2纳米技术及其后续技术需要新的方法来实现稳健的多阈值集成。

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图3展示了金属栅极图形化过程中的典型下切，说明了从nFET的Tsus内部去除金属如何影响阻挡掩模轮廓。
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多阈值集成的一个关键方面是管理NFET和PFET区域之间的金属栅极边界(MGB)。对于2纳米技术节点，最宽的片宽约为40-50纳米，而最紧密的N-P间距小于40纳米。这种尺寸限制使多阈值集成过程中的金属下切控制变得特别具有挑战性。
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选择性层减薄解决方案
为了应对这些挑战，研发人员开发了两种创新方法：选择性层减薄1(SLR1)和选择性层减薄2(SLR2)。
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图4展示了下切如何依赖于金属厚度，以及薄层图形化过程中等离子体损伤的影响。
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SLR1专门设计用于通过解决TPO方案上薄层图形化过程中的下切问题来控制N/P边界。该方法包括一种新的刻蚀工艺，可有效最小化栅极介质层的等离子体损伤，这对于维持器件性能和可靠性非常重要。

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图5展示了SLR1实现的优化结果，以及通过新工艺实现的介质特性显著改善。

6 ?7 r/ h+ L. ^* B! E另一方面，SLR2着重于控制厚功函数金属(WFM)集成过程中的N/P边界。这种技术对于在保持适当金属栅极轮廓的同时实现低阈值电压器件特别重要。
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. N2 ~* ~3 h: ^5 G1 C图6展示了栅极长度缩小对金属栅极图形化的影响，以及提出的多WFM沉积方法。
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& X: x- J$ C0 p/ M) o性能优化和结果
. l! m/ ~5 O9 D) K( H这些选择性层减薄技术的实施在实现多个阈值电压选项方面取得了显著成果。通过结合无体积多阈值和金属多阈值方法，研究人员成功地为2纳米高性能纳米片技术实现了四对阈值电压。

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图7展示了通过不同集成方案实现的四个不同Vt对及其相应的性能特征。

优化过程需要仔细考虑NFET和PFET的特性。改进的双偶极子集成方案在保持器件性能的同时，可以精确控制阈值电压水平。

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图8展示了引述论文中方案C中不同Vt选项的一致性迁移率特性，证实了在各种阈值电压水平下性能得到保持[1]。
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这些技术的成功实施使得在不损害器件性能或可靠性的情况下，实现了广泛的阈值电压选项。这一成就代表了半导体技术向下一代应用推进的重要进展。

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图9展示了引述论文中方案C中NFET和PFET器件实现的完整Vt范围，展示了该方法的灵活性[1]。

; w5 B4 H9 w8 E+ N2 m: R6 c: i& |本文介绍了通过选择性层减薄技术在2纳米纳米片技术中实现多阈值电压解决方案的先进方法。SLR1和SLR2的结合，加上改进的双偶极子集成，提供了一个稳健的框架，可在保持器件性能和可靠性的同时实现多样化的阈值电压选项。
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& [, r8 A' F9 m) u, O参考文献
. y( T7 C  G% Y+ _9 u[1] R. Bao et al., "Advanced Multi-Vt Enabled by Selective Layer Reductions for 2nm Nanosheet Technology and Beyond," in 2024 International Electron Devices Meeting (IEDM), 2024.
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