ISSCC2025 | Chiplet系统的商业策略

逍遥设计自动化

引言
在半导体行业快速发展的今天，随着摩尔定律放缓，Chiplet技术已成为解决这一挑战的有效方案。本文探讨Chiplet技术的商业方面，成功实施所需的生态系统以及为支持这一新范式而开发的标准。基于Microchip公司副技术研究员、开放计算项目(OCP)开放Chiplet经济倡议共同负责人Anu Ramamurthy的见解，本文分析Chiplet系统的复杂世界[1]。
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理解Chiplet：优势与挑战
, c) A; Q- t  U2 e5 P! TChiplet代表半导体设计和制造的根本转变。不再创建大型单片芯片，行业正转向更小、模块化的裸片，这些裸片可通过先进封装技术集成到系统中。这种方法提供多种好处，但也带来新的复杂性。
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7 c. s! l9 j% J& u; }. C% O! e# p图1展示了Chiplet技术的优势和挑战。优势（"变得更好"）包括降低硅片/晶圆成本、降低开发成本、改进IP重用、加快上市时间、提高良率和降低重新设计成本。挑战（"更复杂"）包括KGD和测试成本、Assembly和封装成本、即插即用集成、流程和工具以及商业模式。
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Chiplet的优势非常显著。由于更小的裸片生产成本更低，硅片和晶圆成本显著下降。开发成本降低，因为Chiplet允许更集中的设计工作。Chiplet的模块化特性增强了IP在多个产品和多代产品中的重用。由于开发人员可以并行处理不同组件，上市时间大大缩短。良率提高，因为较小的裸片与大型单片芯片相比固有地具有更高的良率。最后，当需要设计更改时，重新设计成本更低，因为只需修改受影响的Chiplet，而不是整个系统。

然而，这些优势伴随着一系列挑战。已知良好裸片(KGD)测试变得更加关键且成本更高。随着多个裸片的使用，Assembly和封装过程变得更加复杂。在来自不同供应商的Chiplet之间创建真正的"即插即用"功能需要大量的标准化工作。需要新的设计流程和工具来处理基于Chiplet的系统的独特需求。也许最显着的是，商业模式变得更加复杂，因为涉及多个供应商和复杂的供应链。

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Chiplet集成中的系统级挑战
除了单个Chiplet的基本挑战外，系统级集成还带来额外的障碍，必须解决这些障碍才能成功实施。

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4 X: Y& \5 z* F图2概述了Chiplet集成中的系统级挑战，包括关于Chiplet互操作性的假设、已知良好裸片要求、商业模式和先进封装成本。
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基于Chiplet设计的一个主要假设是各种Chiplet将无缝协同工作—"即插即用"的理想状态。这需要标准化的接口和能够良好配合的Assembly技术。Chiplet供应商和系统集成商之间的设计数据交换必须高效且全面。模块化需要从底层纳入系统架构。

系统集成商在组合来自多个供应商的Chiplet时承担重大责任。为了维持整体系统良率，集成商必须确保系统中的每个Chiplet都有接近完美的良率(接近100%的已知良好裸片)。这对测试方法和质量保证提出了极大压力。

成功的Chiplet生态系统还需要一个健全的商业模式，为构建系统所需的所有Chiplet提供可预测且安全的供应链。此外，必须随时间降低先进封装工艺的成本，这些工艺对Chiplet集成非常重要，以使整体方法在经济上可行。

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Chiplet生态系统：从晶圆厂到系统
创建成功的Chiplet市场需要半导体行业所有部分的参与。开放计算项目(OCP)将此生态系统定义为从制造设施到系统集成商的全过程。

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图3说明了OCP定义的综合Chiplet生态系统，显示了各种利益相关者，包括IP提供商、EDA公司、设计服务、晶圆厂、存储器制造商、OSAT/测试提供商和系统集成商。
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Chiplet生态系统包括许多具有专业角色的参与者。IP提供商提供基本的知识产权，特别是接口方面。EDA(电子设计自动化)公司开发Chiplet和系统设计所需的工具。设计服务公司提供创建基于Chiplet系统的专业知识。晶圆厂制造硅Chiplet。存储器制造商提供专用存储组件。OSAT(外包半导体Assembly和测试)公司处理关键的测试和封装阶段。最后，系统集成商将所有这些元素组合成功能性产品。
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这个生态系统与传统芯片开发有几个重要区别，尽管也有相似之处。

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图4比较了Chiplet生态系统与传统芯片生态系统，突出了相似之处(裸片级设计、设计辅助资料、系统级测试)和差异(D2D接口、封装、测试、供应链和商业模式)。

在裸片级别，除了专用I/O接口外，Chiplet设计与传统芯片设计保持相似。两种方法都需要全面的设计辅助资料(基本上是说明资料)和系统级测试。然而，基于Chiplet的系统带来了几个新因素，包括裸片到裸片(D2D)接口、封装技术和专门的测试程序。随着多个供应商为单一系统做出贡献，供应链变得更加复杂，商业模式必须发展以适应这种协作方法。
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& G% N4 k, |8 t1 I% L+ U9 a开放计算项目：创建开放Chiplet经济
7 F7 u' O  v: ^0 ^/ H, Q开放计算项目(OCP)通过协作努力解决Chiplet挑战方面发挥了重要作用。经过从2011年到2024年的12年历程，OCP已建立了致力于开放标准的多元化成员。
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图5显示了开放计算项目(OCP)的结构，突出了Chiplet倡议。OCP通过多元化成员之间的协作帮助解决Chiplet挑战。

在OCP内部，开放Chiplet经济倡议专注于创建开放的Chiplet市场，涉及从Chiplet供应商到测试服务的所有生态系统参与者。

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. x  v/ W/ D2 t2 h/ I图6详细介绍了开放Chiplet市场概念，该概念涉及Chiplet生态系统中的所有参与者，包括Chiplet供应商、协作伙伴关系、IP提供商、EDA公司、设计服务、晶圆厂、封装服务、Assembly提供商和测试服务。
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开放Chiplet市场作为一个协作空间，参与者可以在其中形成伙伴关系、共享信息并制定标准。这代表了实现最终目标的起点：一个蓬勃发展的生态系统，来自多个供应商的Chiplet可以轻松集成到各种系统中。

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" D- }6 s% @1 o+ B# R4 m, I* gChiplet的商业性：目标和实施策略
6 h$ Z8 H+ `4 a. H& x0 w为Chiplet创建可行的商业模式需要明确的目标和策略。Chiplet社区已经定义了长期愿景和短期目标来指导发展。
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图7概述了Chiplet技术的商业目标，包括创建具有简单模块化设计和更多市场参与者的Chiplet市场的最终目标，以及设定标准和采取协作方法的短期目标。
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% ~9 G* J: ]4 ^% V! g, uChiplet业务发展的最终目标是三方面的：建立全面的Chiplet市场，实现简单的模块化设计，并允许更多参与者进入市场。这一愿景通过专业化降低成本，同时促进创新和竞争。
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+ {$ \% T; n; j' l- K$ _/ p2 f在短期内，重点是为整个生态系统中的数据传输设定标准和通用方法。这包括裸片到裸片接口、设计交换格式、经济模型和模块化系统架构的规范。广泛采用和互操作性需要协作方法，而非专有解决方案。
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开放Chiplet经济：结构和工作流
; n7 o! z, e* l9 A, S$ R( K' hOCP内的开放Chiplet经济倡议建立了多个工作流，以解决Chiplet生态系统的不同方面。
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) v: W7 z% r# x9 Z* h) L7 }) r图8显示了OCP开放Chiplet经济倡议的组织结构，工作流包括BoW、PHY指标、D2D测试、链路层、CDX-3DK、CDX-Flow、业务、PoC和HPC模块化，由Jawad Nasrullah和Anu Ramamurthy共同领导。
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- i9 K8 l- I+ o# t该倡议通过专门的工作流解决几个关键挑战。裸片到裸片(D2D)接口工作流开发IP设计和通用技术的标准。Chiplet设计交换工作流专注于共享裸片、封装、Assembly和测试信息的标准。经济模型工作流为基于Chiplet的系统创建统一的成本模型。模块化系统工作流定义系统级集成标准，从高性能计算(HPC)应用开始。
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裸片到裸片(D2D)接口：Chiplet通信的基础
% g3 o5 e3 |- B裸片到裸片接口可能是Chiplet技术最重要的组成部分，使封装内不同裸片之间的通信成为可能。
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图9说明了2.5D和3D异构集成方法，显示了标准封装(110-130μm凸点间距)和先进封装(
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成功的Chiplet集成需要适当的封装技术。标准封装使用较大的凸点(110-130μm间距)，互连间距约为25μm。先进封装实现更高密度的连接，微凸点(
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4 ?" n- P5 f+ ?% F8 ]0 r7 v* c图10描述了D2D通信特性，突出特点包括小尺寸、低ESD要求、并行接口(AIB、UCIe、BoW)、较低数据速率(最高32Gbps/线)、较低延迟(

与传统的芯片到芯片连接相比，D2D通信接口具有独特特性。D2D接口更小更简单，ESD(静电放电)要求更低。通常使用并行接口而非串行接口，标准如AIB、UCIe和BoW(线束)。数据速率较低(每线最高32Gbps)，但延迟极低(总线到总线低于8ns)和功耗低(每比特不到0.5皮焦耳)。这些接口支持Chiplet之间的高密度布线，可与标准和先进封装技术兼容。
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新兴标准：UCIe和BoW用于D2D接口
几种标准正在出现，定义D2D接口，其中UCIe(通用Chiplet互连快速)和BoW(线束)尤为突出。

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" M! |4 v: D9 Z. w图11详细介绍了UCIe规范2.0，涵盖2D、2.5D和3D集成。它显示了协议栈和链路速度、功率效率和不同封装技术延迟的关键性能指标。
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UCIe规范2.0提供全面标准，涵盖2D、2.5D和3D集成。它定义了完整的协议栈，包括物理层、D2D适配器和协议层。对于先进封装，它支持速度从4GT/s到32GT/s的裸片边缘带宽，范围从165到1317 GB/s/mm。对于3D集成，带宽可达4000 GB/s/mm。功率效率范围从先进封装的0.5到0.7 pJ/bit，3D集成可低至0.05 pJ/bit。延迟通常低于2ns，3D配置下降至125ps以下。
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图12展示了BoW v2.0标准，显示其架构和关键性能指标，包括带宽密度(30至>12000 Gb/s/mm)、功率效率(
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1 C; Q0 o! k0 P, q2 T" \BoW v2.0标准提供另一种具有出色性能指标的方法。它提供从30到超过12000 Gb/s/mm的带宽密度，0.25到1 pJ/bit之间的功率效率，以及低于2ns的延迟。该标准设计成功能最小化但提供全套选项，适用于广泛的应用。
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7 q  V) z7 p) D# ?5 w8 P, NChiplet设计交换和经济模型
, Z3 {) J+ w" w4 K* B9 }除接口外，标准化设计交换格式和经济模型对蓬勃发展的Chiplet生态系统非常重要。
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图13说明了CDXML(Chiplet设计交换标记语言)中描述的3D-IC设计套件，包括SI/PI设计套件、Assembly设计套件、材料设计套件、Chiplet设计套件、封装设计规则手册和测试设计套件。
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CDXML标准定义了Chiplet集成的几个设计套件。信号/功率完整性(SI/PI)设计套件提供签核目标。Assembly设计套件描述封装组装规则。材料设计套件详细说明用于模拟的材料属性。Chiplet设计套件提供物理和电气Chiplet描述。封装设计规则手册指定封装堆叠和设计规则。测试设计套件描述测试引脚和方法。
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经济建模对确定基于Chiplet的设计在财务上何时有意义同样重要。

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2 J' o% u0 o! O5 t% x图14详细介绍了Chiplet成本模型中各种因素对单位成本的影响，包括材料成本(良率硅片、Assembly和基板)和测试成本(晶圆探针、封装测试、系统级测试)。
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6 ^% W  a3 e$ I, M全面的成本模型必须考虑众多因素。材料成本包括良率硅片(Chiplet本身)、良率Assembly(集成过程)和良率基板(封装)。测试成本包括晶圆探针成本、封装测试和系统级测试。该模型还必须考虑其他因素，如NRE(不可回收费用)、开发成本、资本支出和IP购买。
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图15涵盖Chiplet建模中的额外成本，包括NRE、开发成本、资本支出和IP购买，以及上市时间、IP重用、研发节省和机会成本等重要因素。
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除直接成本外，几个战略因素可能显着影响Chiplet的商业案例。上市时间(TTM)优势可能很大，因为基于Chiplet的设计通常更快到达生产阶段。跨多个产品的IP重用提供额外的成本节省。专业团队专注于特定Chiplet，研发效率提高。还必须考虑机会成本—不采用Chiplet技术可能损失哪些业务。
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结论：Chiplet商业的未来
创建成功的Chiplet市场需要半导体行业广泛协作。开放Chiplet经济倡议中的每个工作流解决生态系统的关键方面，从D2D接口到经济模型。
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图16提出结论，强调需要协作创建开放Chiplet市场，解决HPC/AI/ML之外的多样化应用，实施具有预算和护栏的模块化，并制定良好的商业案例论证。
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Chiplet技术的未来取决于几个关键因素。首先，协作对创建服务于生态系统所有参与者的开放市场非常必要。其次，D2D PHY标准必须解决高性能计算、人工智能和机器学习应用之外的更多用例—必须支持广泛的使用场景。第三，具有明确预算和护栏的模块化将使更多参与者能够参与市场并使互操作性成为可能。最后，需要坚实的商业案例论证来推动从单片系统到基于Chiplet的设计的转变。

随着半导体行业不断发展，Chiplet为超越摩尔定律限制提供了创新路径。通过解决商业挑战并建立强大标准，行业可以充分发挥系统设计这种模块化方法的潜力。
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4 \/ I; z+ ?7 R: [- q" K* r- c7 x参考文献
# B( P0 V+ T: G$ W[1] Ramamurthy, "The business of making chiplets and associated systems," presented at the International Solid-State Circuits Conference (ISSCC), 2025.
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