作者：一博科技& r b! b0 C6 f; V9 ?( s' e
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上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来，把它们放在一个框图下，如下图所示：
. l$ O0 ]8 i- r) J0 L & }" i5 K# n: p0 n7 a2 _! j; [
图1 MAC与PHY框架
+ W3 R" ?& S1 ]2 @% J* t. }6 ^& o8 e' x
今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块，功能模块的多少会因需要的不同而有所增减，比如：
$ W W! w8 a3 i. d( @2 I只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC；( @* B+ j' H$ e
40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA；
4 C# i* `( w+ N3 d& i/ M% Z3 ~只有≥1Gbps以上的背板应用场景才会用到AN。0 ^3 d2 S N8 X# ?
2 j: k5 t' j! E" O1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下，属于物理层，PHY由多个模块组成，各个功能模块的作用如下：
/ u: R* ~2 k O/ D" v6 o5 U; {' ]PLS：PhysicalSublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景才出现；
$ L( Y6 b7 [6 u( ^. t% wPCS：Physical Coding Sublayer，对MAC给的信息进行编码，应用于≥100 Mb/s的应用场景，比如完成8B/10B、64B/66B、256B/257B编码；
) u. ]7 R7 i$ ]$ JFEC：Forward Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS 搭配；4 E m' x. c+ X- U
RS-FEC：Reed-Solomon前向纠错，比单纯的FEC纠错能力更强，与100GBase-R的PCS 搭配，采用256B/257B编码；
5 E1 V5 w, N7 l; |8 I$ bPMA：Physical Medium Attachment，, F7 W: u+ c* l9 {9 ^" I
PMD：Physical Medium Dependent，
0 e! \' W# J, i; A T5 \AN: Auto-Negotiation Function，自动协商，使背板两侧的Device能够互换信息以发挥出彼此最大的优势；
4 f9 k' {- m% |) `2. 模块间的接口定义1) PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；
' D# p, }: u! |) U& M4 v5 `2) PCS与FEC间的接口，称之为XSBI：10Gigabit Sixteen Bit Interface； P; T9 k8 J& G: }$ z0 z( L' s
3) PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：
; C" |+ R* g" b# m; z+ G6 fXLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的数率是10.3125Gbps；
3 G% t# `7 P3 R0 M# lCAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的数率是10.31250Gbps；4 {+ N$ |1 Q, E- f# y* _/ P
4) PMA与PMD间的接口，称之为nPPI（Parallel Physcial Interface）。 k( e' z5 T( L5 G2 Y% H3 B) h2 e
4 ]! v( f* i0 ^; z% C2 x. }
nPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。/ ?0 Z6 w. Q2 ~
~# ~3 w# X4 ~8 i0 R; s8 h4 w• XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；
) |8 \0 l2 W% `( M1 o" k• CPPI：100Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps；- Y3 @- c1 C! y+ ?7 y
, P/ f1 w2 S+ G" C* x) k, P/ d
3. 接口协议对通道的要求我们了解了这么多PHY内部的接口，对于很多人，最关心的还是产品设计该怎么做？不同接口的通道（channel）衰减多少能满足要求？下面就用简单粗暴地方式来一一列举，都是干货啊！开始划重点了！
' x9 U F4 F5 u5 H& Z5 ]' I
- @$ O. b; ]: _8 e' V( Q1) PLS与PMA间的AUI接口
& V( d* i7 V* k: V. i$ A! k2 F& M7 _: H: W
2) PCS与FEC间的XSBI接口
8 t& d- G! W O' T2 g/ c1 o3 s对通道没有给出无源的要求，但对接收端的信号质量和时序有要求，测试工程师应该喜欢这张标准定义方式。7 Q: X3 y, Z V% w3 {3 |
# y6 W0 i8 c3 q# A) H! U* S3) PMA与PMA间的XLAUI、 CAUI接口3 i, M- [) N, E3 y
- 如果是用于chip to chip的场景，则对channel的要求如下所示：
* R A" Q( [- a: Q
/ G% T+ ^# Q7 f0 k8 d- o! j6 c/ P% S W
, ]" F9 T; T! e6 C
$ Y. r5 D5 w+ K- ?
9 @ [8 K5 f# O3 S6 r1 R
如果是用于chip to module的场景，则channel分为host、connector、module三部分，如下图所示：$ ~0 i5 P4 z0 N4 \5 Y% v) g
6 w) U z5 a1 H! d; R
. J6 t# d7 i2 M+ `2 ~$ v
$ M x, e4 [+ R5 D下面是对host插损的详细要求：( `$ j: N0 c. e6 j
% ~7 c$ v1 K. X' a3 k$ }/ X5 N/ J s$ l2 E0 |( E
% \" R* z& r4 z9 G5 L
+ ]' I- S6 h4 D) e, `
下面是对Module插损的详细要求：, i, V$ Q! m% l# [" }0 u' p
- l+ O+ k1 V" K* v! M$ D8 g: X
- H8 ^& K* {( ]4 j: a
4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口3 C$ U. _7 Z( o7 k9 m
下面是对host部分的详细要求：" \3 m- i8 c, H, `7 c2 w% s
& t: r: _. \1 Y9 y
9 B' v0 h& y: q9 l5 v. v: ~" X$ p
% `0 Z# C' s( J: V" C
用插损、回损的表达方式对通道做要求，一部分工程师对于此感觉依然是云里雾里，看着这些所谓的dB完全不理解，那么下面还一种更为大家熟悉的方式：眼图，这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示：9 I2 p& C u9 m7 e) V5 s1 n
$ F! E: G, ]- Y4 RPHY子层内部接口今天就介绍到此，下周我们开始讲讲两个PHY之间的传输协议，通过背板、光纤传输的10G、25G信号有什么要求，比如10GBase-KR、100GBase-KR4等协议。
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