作者：一博科技
# W! }" X) {! R1 C n" V
0 k. b6 N& }; Z2 ?7 x上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来，把它们放在一个框图下，如下图所示：6 z# ?% b$ b. |& P/ ~# c
8 C h) \" W/ c: b图1 MAC与PHY框架 " N. R0 ~; f/ a+ k& h4 @
; Z! c/ R5 n. @3 g今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块，功能模块的多少会因需要的不同而有所增减，比如：' s4 c7 u2 L/ {: Y3 ]5 i, v
只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC；
. l9 ?/ A3 l# Z3 O5 Q/ S7 x( j# G40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA；
3 q a4 q# q: g5 [# I# j# ~只有≥1Gbps以上的背板应用场景才会用到AN。
6 C* t9 h* [1 M
8 V$ s8 m' c; W; b4 _' z1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下，属于物理层，PHY由多个模块组成，各个功能模块的作用如下：
5 O: R4 B8 v4 |# d& P/ `PLS：PhysicalSublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景才出现；2 |& |3 z/ ^9 r$ \
PCS：Physical Coding Sublayer，对MAC给的信息进行编码，应用于≥100 Mb/s的应用场景，比如完成8B/10B、64B/66B、256B/257B编码；
1 A+ i0 Z; [4 I x9 V7 v6 hFEC：Forward Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS 搭配；
- j3 V2 T, [# {' kRS-FEC：Reed-Solomon前向纠错，比单纯的FEC纠错能力更强，与100GBase-R的PCS 搭配，采用256B/257B编码；# M* ?: Z0 i& Z4 h7 q- q
PMA：Physical Medium Attachment，% y$ x1 w" v5 i h
PMD：Physical Medium Dependent，
# u2 ?' C" A. g$ }5 wAN: Auto-Negotiation Function，自动协商，使背板两侧的Device能够互换信息以发挥出彼此最大的优势；8 J6 u O% Q$ g/ T' ? \
2. 模块间的接口定义1) PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；
9 K, _) r: D7 v, g7 H2) PCS与FEC间的接口，称之为XSBI：10Gigabit Sixteen Bit Interface；
) s5 w5 e, e: ]8 {+ C3) PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：
) D: u' I' j& Q# a( [3 A* yXLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的数率是10.3125Gbps；) l. S. _/ n% @7 j8 ^" |
CAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的数率是10.31250Gbps；$ T% R+ H( R. g: a
4) PMA与PMD间的接口，称之为nPPI（Parallel Physcial Interface）。) Q; l: y4 @9 B
- h* z0 X6 m* v" \4 \nPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。
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• XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；( ]5 I( m# y# _) ]
• CPPI：100Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps； B7 Z' F) g0 T/ n4 {
: d1 _: [7 U6 x3. 接口协议对通道的要求我们了解了这么多PHY内部的接口，对于很多人，最关心的还是产品设计该怎么做？不同接口的通道（channel）衰减多少能满足要求？下面就用简单粗暴地方式来一一列举，都是干货啊！开始划重点了！2 j4 \& s3 v2 v8 K$ C
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1) PLS与PMA间的AUI接口 & h3 b, W8 `6 b! U. g9 X
Z8 j; c" X' D$ r, l2) PCS与FEC间的XSBI接口
2 P3 f3 k. r7 ~1 a% Y对通道没有给出无源的要求，但对接收端的信号质量和时序有要求，测试工程师应该喜欢这张标准定义方式。1 ~! ^+ U2 _" I0 l' C
! R+ ^" u z& P9 t0 V
3) PMA与PMA间的XLAUI、 CAUI接口
2 H; ~' I+ g$ B. e- 如果是用于chip to chip的场景，则对channel的要求如下所示：' E& p4 M. o/ S+ ?" z
2 l" w4 z2 c. i
; Q* s( v. m; q4 Z8 T, S1 v
8 {/ U/ `7 m+ Z, Z6 l0 M9 j
0 C% A( Q) c! X, |/ A# P
+ G* j( Y) A# ?! J, ]( E! u1 @如果是用于chip to module的场景，则channel分为host、connector、module三部分，如下图所示： V% c' ?6 w) g
+ U4 d k& R7 I" X H% W
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; i- m7 @1 l8 y2 c k% k3 ~
下面是对host插损的详细要求：
; `' M/ A% a a, y# W$ B1 O. g! x, B
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) Q) y, P o# H8 T
+ A% g7 F+ ]& s# I" R7 ?1 N# k下面是对Module插损的详细要求：
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/ g2 ^7 L4 @/ Q7 d# M! t* u
0 d$ M; v. a; b v+ y4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口
7 V# y! S3 l9 X9 ]0 {& s. c下面是对host部分的详细要求：
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2 a: H! d z9 ^ j
( U l6 O; X; N+ t9 {- V用插损、回损的表达方式对通道做要求，一部分工程师对于此感觉依然是云里雾里，看着这些所谓的dB完全不理解，那么下面还一种更为大家熟悉的方式：眼图，这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示：* N. Y. G1 B+ q% q
7 I: T. T$ ?3 d' Y, w' bPHY子层内部接口今天就介绍到此，下周我们开始讲讲两个PHY之间的传输协议，通过背板、光纤传输的10G、25G信号有什么要求，比如10GBase-KR、100GBase-KR4等协议。5 X7 Y& I. c- k) l
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