作者：一博科技 s& j; T0 l }
, G; H8 r- ^5 `& o5 B上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来，把它们放在一个框图下，如下图所示：: I* a% w5 Y, A+ p$ y R9 a Q
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图1 MAC与PHY框架 1 [. i: ~* X1 H0 k6 P! _) u
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今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块，功能模块的多少会因需要的不同而有所增减，比如：" v( q1 I! Y# z0 s; A
只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC；
% s( B a7 G E" N: [* Z! }40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA；, u, y( r! Y9 ~5 Q
只有≥1Gbps以上的背板应用场景才会用到AN。
6 W( D; ?6 b* }( c8 U4 X f/ @. b# Z 8 i% d7 v: u8 f# a! t; ^
1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下，属于物理层，PHY由多个模块组成，各个功能模块的作用如下：" a. N/ ^ S& T5 k& I
PLS：PhysicalSublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景才出现；2 q% O M( Z- N$ S+ {: v6 c* q
PCS：Physical Coding Sublayer，对MAC给的信息进行编码，应用于≥100 Mb/s的应用场景，比如完成8B/10B、64B/66B、256B/257B编码；$ [ x0 E7 v! I2 i3 r
FEC：Forward Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS 搭配；
6 R0 _0 f+ _% _- \# m( x) pRS-FEC：Reed-Solomon前向纠错，比单纯的FEC纠错能力更强，与100GBase-R的PCS 搭配，采用256B/257B编码；
) x. t2 ~5 U4 bPMA：Physical Medium Attachment，
5 y( r$ \5 J7 Y3 k2 yPMD：Physical Medium Dependent，
5 c( @. x% X0 |/ C/ ?. P7 Z8 Q, CAN: Auto-Negotiation Function，自动协商，使背板两侧的Device能够互换信息以发挥出彼此最大的优势；+ u5 g3 C ]$ i* y1 P! n" `- {
2. 模块间的接口定义1) PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；7 Q+ j+ R0 [* m1 y: w0 @
2) PCS与FEC间的接口，称之为XSBI：10Gigabit Sixteen Bit Interface；
$ E5 d9 T8 Y* W: |9 c& y/ ?3) PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：/ K/ |( b! h! i( C- D
XLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的数率是10.3125Gbps；
2 r N. O: ^' n5 v, {+ @CAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的数率是10.31250Gbps；
, X% U5 ]- u. c0 d8 u2 w4) PMA与PMD间的接口，称之为nPPI（Parallel Physcial Interface）。
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4 u+ C. k |# Z R6 f) Y6 enPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。, n+ v# z3 l7 A4 |% O( x% N
" g+ v, {& q7 k9 _9 W: s6 g
• XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；
% w, U9 X9 w3 F. ?- j7 k& m• CPPI：100Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps；% h& K1 M$ l P! T* h
2 S% r0 z# I& s2 G3. 接口协议对通道的要求我们了解了这么多PHY内部的接口，对于很多人，最关心的还是产品设计该怎么做？不同接口的通道（channel）衰减多少能满足要求？下面就用简单粗暴地方式来一一列举，都是干货啊！开始划重点了！
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& ?6 O8 J) T" d1) PLS与PMA间的AUI接口
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2) PCS与FEC间的XSBI接口
' K$ y% m/ x4 X" O6 X对通道没有给出无源的要求，但对接收端的信号质量和时序有要求，测试工程师应该喜欢这张标准定义方式。
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3) PMA与PMA间的XLAUI、 CAUI接口6 `0 ~4 @8 ]" k2 _) ?( L, g
- 如果是用于chip to chip的场景，则对channel的要求如下所示：' ]3 T; w" K2 N" c
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如果是用于chip to module的场景，则channel分为host、connector、module三部分，如下图所示：5 n$ B8 |# M* q
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, T. x, [( `. n* c0 g- c n# ~下面是对host插损的详细要求：/ F7 G" w2 s3 b' K
; G0 A1 J. C$ D% e' u+ o- \" U8 C& V! ^
) e5 ]& n9 k( H5 ^6 G
+ @3 j3 n5 B. i2 v6 p下面是对Module插损的详细要求：5 K4 _5 ?% _2 g8 M
' ?' n( Q) W3 S, R2 G" ^1 s) y2 a3 w* D: |5 K
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4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口, @- b/ y2 R; N1 `* |8 I7 C* y( q9 e
下面是对host部分的详细要求：
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用插损、回损的表达方式对通道做要求，一部分工程师对于此感觉依然是云里雾里，看着这些所谓的dB完全不理解，那么下面还一种更为大家熟悉的方式：眼图，这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示：& w( C" ~ u2 I" v. U7 a$ n
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PHY子层内部接口今天就介绍到此，下周我们开始讲讲两个PHY之间的传输协议，通过背板、光纤传输的10G、25G信号有什么要求，比如10GBase-KR、100GBase-KR4等协议。$ s# [ J0 }" Y9 j" a
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