扇出型晶圆级封装：实现异构集成的关键技术

逍遥设计自动化

引言
2 T& X! W5 Z5 ~/ y: U) `7 _. @3 \扇出型晶圆级封装（FOWLP）是近年来备受关注的先进封装技术，能够实现多芯片和组件的异构集成。本文将概述FOWLP技术、关键工艺步骤、优势、挑战和新兴趋势[1]。

6 N, y; d6 _6 V& Q. e5 \! HFOWLP简介
9 x- f/ c" @( M. b/ r+ H% ~FOWLP在传统晶圆级芯片尺寸封装（WLCSP）的基础上，允许重布线层（RDL）延伸至芯片边缘之外。这种"扇出"的RDL提供了几个主要优势：

提高I/O密度和布线灵活性

改善热性能和电气性能

能够集成多个芯片和无源元件

减小封装厚度
7 B1 ~$ ~9 X6 K1 [! N, \[/ol]
5 i, c% v# M: T图1展示了FOWLP封装的基本结构。
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$ q+ X7 E5 V2 f图1：扇出型晶圆级封装的基本结构示意图，显示RDL延伸至芯片边缘之外。

* \7 g$ [& O  @& {
关键工艺步骤
: c- f+ }: K& F' W% j# Y* z2 [& oFOWLP的主要工艺步骤包括：

晶圆切割：将制造好的晶圆切割成单个已知良好芯片（KGD）。

芯片放置：将KGD以特定间距拾取并放置在临时载体晶圆上，以实现扇出。

模塑：注入环氧模塑料（emc）填充芯片之间的空隙，形成重构晶圆。

载体移除：去除临时载体，露出芯片的有源面。

RDL形成：沉积和图案化多层介电质和金属，形成RDL。

球焊：放置焊球以实现二级互连。

切割：将重构晶圆切割成单个封装。
* ]; {) Y" z- @9 d[/ol]
图2说明了这些关键工艺步骤。
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# {% q/ s- y& ~; {, j图2：芯片优先、芯片面朝下FOWLP工艺流程，展示从晶圆切割到最终封装切割的关键步骤。
9 g2 o- y+ x( I! o/ b; }
) K5 A! |2 @1 N* x$ F芯片优先与芯片后置方法
* Z1 _* e. ~9 hFOWLP有两种主要方法：

+ d4 h5 M- u& r; ^/ W& i# t+ X1. 芯片优先：在形成RDL之前将芯片嵌入模塑料中。可进一步分为：

芯片面朝下

芯片面朝上

2. 芯片后置（RDL优先）：在芯片附着之前在载体上形成RDL。

每种方法都有各自的优势和挑战。芯片优先方法更适用于低I/O数量的应用，而芯片后置方法更适合非常高密度的RDL。
0 }/ o6 I+ F" C8 K" L. m) v
; `# H/ ~6 E, A, a7 ZRDL形成
, Y. U" M4 T1 v) }  n5 cRDL是FOWLP的关键元素，提供扇出互连。RDL形成的主要考虑因素包括：
5 r( ~  f% S! `5 y

介电材料选择（如聚酰亚胺、ABF）

金属沉积和图案化技术

通孔形成

线宽/间距能力

图3显示了典型多层RDL结构的横截面。

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3 X& o# s8 Y) a& e/ {图3：FOWLP中多层RDL结构的横截面SEM图像，可见铜迹线和通孔。

板级封装
为提高制造效率，正在向更大尺寸的板级扇出封装发展。这允许同时生产更多封装。
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4 L+ H2 Q$ d6 K* h0 C图4显示了用于扇出封装的大型板的示例。

: J: r% b, p1 l/ g+ y

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; \& _0 N3 N8 d# m8 m图4：用作板级扇出封装临时载体的大型玻璃板（515mm x 510mm），可提高生产效率。
9 Z, x( y  g: P5 o; v
异构集成
FOWLP的一个主要优势是能够将多个芯片和组件集成到单个封装中。这种异构集成能力实现了：

尺寸缩小

性能提升

成本优化

定制解决方案

" W* ?: M. z+ C) ^图5说明了使用FOWLP进行异构集成的示例。
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5 g2 m  c4 n9 s( j5 w9 X2 d

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# ?$ R" s! }2 B; w* q图5：在扇出基板上集成多个芯片的异构集成，展示了在单个封装中组合不同组件的能力。
: l" t: q1 a5 `7 B1 u$ f' |
混合基板
对于非常高密度的应用，正在开发将有机中间层与建立基板相结合的混合基板。这种方法提供：

超细线/间距RDL

改善电气性能

芯片I/O间距与PCB间距之间的桥接
7 a+ S. z  X% W+ x
图6显示了混合基板的结构。
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( ~8 X- }6 R* B; E# W  x

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图6：混合基板结构，结合了具有细间距RDL的有机中间层和建立封装基板，用于高密度异构集成。
- O2 ?) T1 v4 K6 Z8 Z' R
9 I$ g1 P- p- P& q主要挑战
- I+ I" W% n2 P" _6 W( ~) [FOWLP技术面临的一些主要挑战包括：
8 d, z0 V# w" ^2 {; z* N  z1. 翘曲控制：材料之间的CTE不匹配可能导致翘曲问题。
$ d6 O7 F! n! V- r, h+ ~7 G2. 细间距RDL形成：实现超细线/间距具有挑战性，特别是在大尺寸板上。
$ X, ~" b* @' m% q: F3. 已知良好芯片（KGD）的可用性：获得KGD对维持良率非常重要。
9 G& a  G" w  N0 ^4. 热管理：对于高功率应用，散热可能成为问题。
5. 可靠性：确保在各种使用条件下的长期可靠性。

可靠性测试
: m, n# }' s7 Y对FOWLP封装进行严格的可靠性测试必不可少。常见的测试包括：

热循环：评估焊点可靠性

跌落测试：适用于移动应用

湿敏度：评估封装稳健性

* B1 H0 s2 I3 w) d# p0 w0 {3 ~$ G图7显示了热循环测试结果的示例。

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. H* {8 c$ c' Q6 u  S- r" _4 B! V图7：扇出封装在热循环条件下焊点可靠性的韦伯图。

仿真和建模
6 D6 {% J7 l( V有限元分析（FEA）广泛用于模拟和优化FOWLP设计。重点关注的领域包括：
) V1 @2 D- j, L$ U7 q$ i* y

翘曲预测

应力分析

热管理

电气性能

( x4 g/ L. A7 k7 W图8展示了用于热-机械仿真的FEA模型。
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8 O5 b7 Q+ @  `$ i

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1 M: O6 N) y6 l* \8 G图8：用于热-机械仿真的异构集成封装有限元模型，用于预测关键区域的应力和应变。
7 h8 J& `+ L0 u- Q  w
/ [- ], x! m! i8 w* N( Z/ r新兴趋势
& V/ |' N$ f! }3 x0 ?FOWLP技术的新兴趋势包括：
1. 板级封装：转向更大尺寸的板以提高效率。
3 B! ^) M5 j1 W, i. o, P1 J! B# e2. Chiplet集成：在封装中组合多个较小的芯片或"chiplet"。
0 x& p( T' @+ j/ ^3. 2.5D/3D集成：垂直堆叠芯片以增加密度。
4. 嵌入式组件：在封装内集成无源和有源组件。
% G. h: ?* |  ^; t/ `5. 先进材料：开发新的模塑料、介电质和导电材料。

: _* Y  {8 T; z应用
FOWLP在广泛的应用领域中得到使用，包括：

移动设备

汽车电子

物联网（IoT）设备

人工智能（AI）加速器

高性能计算

" t- _. a* u8 J/ ~0 r异构集成能力使FOWLP特别适合系统级封装（SiP）解决方案。

结论
扇出型晶圆级封装已成为实现异构集成和先进电子系统的关键技术。高密度互连、性能改善和紧凑形态因素的能力使其非常适合下一代应用。虽然仍面临挑战，但材料、工艺和设计工具的持续发展正在扩展FOWLP技术的能力。

  Z, v2 R! M2 ^6 W随着电子行业不断要求在更小的形态因素中实现更高水平的集成和性能，FOWLP有望在满足这些需求方面发挥越来越重要的作用。向板级封装的趋势和混合基板的开发正在为超高密度集成开辟新的可能性。

研究人员和制造商不断推动FOWLP的可能性边界，改进线/间距能力，增加板尺寸，开发新的架构。随着技术的成熟，我们可以期待看到FOWLP在广泛的应用领域中实现更先进的异构集成解决方案。
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参考文献
[1] J. H. Lau, "Fan-Out Technology," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 4, pp. 233-419.

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