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fpga的时序基础问题求教

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发表于 2022-7-25 13:48:47 | 显示全部楼层 |阅读模式
请教大家们一个基础问题,下图是DDR仿真时序(用block memory generator ,ip核),以下是我的理解,不知是否正确:
* o$ F2 r0 w" t: ~ 1,现实中D触发器要避免CLK和输入同时上升沿,否则会出错(这条肯定是真命题)。 # m$ {1 {/ L) y
2,fpga的布线中,通常让CLK的线更短。 : o/ c7 ~" s0 k- F9 O  k" k2 C$ M
3,仿真时CLK上升沿触发到来时,采样信号的左值。
% h: n" E: D" _; j6 m& L因此图一黄虚线时刻:写使能wr_en=0,不能写入。% H' R" t6 i$ q2 A% ^" ]
黄实线时刻:把数据01写入地址01.
1 D0 _  v$ }& E, g  q 4,图二,黄虚线时:写使能wr_en=1,把数据00写入地址00.  
+ Q  s3 B2 {$ Z4 l5 m黄实线:写使能关闭,把地址01数据读出来,下一时刻输出01
0 z$ X/ A0 U' `) p
8 k* y9 Y$ [3 t/ z* k* g5 |% h
1 N( b* _3 X7 `. F
! [% i* X+ L1 n3 X
* ]2 b$ E, F2 U; K
  }6 |1 M' N" {- v$ v4 ?( W

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