您阅读的评审报告自于凡亿PCB QA评审组(www.fany-online.com) 8 X# q I) N- W6 o0 A- o+ V
" D: O1 m' d/ P4 k3 D. O/ l) F------------------------------------------------------------------------------------& Z. q0 A: [4 ]9 L3 R. f+ @$ N) R6 L5 n3 ^- P2 X. k. W3 w
使用前请您先阅读以下条款:
" _8 l/ S% ]* M4 d6 n1.评审PCB全程保密不外发,评审之后会进行文件删除,介意者不要发送文档!
( O2 H+ n9 B: A) `- F" m2.评审报告只是局部截图并添加文字说明,如需更详细的请内容请联系我们评审人员8 i/ r4 a& {& B
! S4 g, k5 w( M# t8 Y. U! b1 d3.评审意见仅供参考意见,由此造成的任何相关损失网站概不负责1 R/ a* u; |- D) m& \2 c3 ?7 P% a. `
------------------------------------------------------------------------------------ |
|
没有原理图只能对 PCB 主要部分进行检查。 一.布局问题: 1.【问题分析】:晶振Y2的布局和走线存在问题,这样信号不好,且容易影响其他信号线。 【问题改善建议】:布局走线都要考虑π型滤波(可参考下图),晶振他是干扰源,建议进行包地处理,进行隔离。 二.布线问题: 1.【问题分析】:如下图所示,网络SHIELD还存在开路。 【问题改善建议】:建议确定该网络是否要连接,建议画完板后,进行在线DRC检查。 2.【问题分析】:如下图所示,直接使用fill了,fill产生了直角,且和他相连的线也产生了直角,这样容易产生不良反射,影响信号。 【问题改善建议】:建议使用同铜皮。避免直角的出现,至于线和其产生的直角,可以添加泪滴。 3.【问题分析】:如下图,这两个信号是差分,但走线并没有达到差分的要求,这样打不到差分走线的效果。 【问题改善建议】:建议设置好差分的走线规则,重新拉线。 4.【问题分析】:时钟线很重要,且容易受到干扰,pcb中没有采取保护措施。 【问题改善建议】:建议时钟线与其他信号线保持足够的间距,或者进行包地处理。 5.【问题分析】:走线没有连接到焊盘的中心,在AD中,这样容易出现虚焊,导致开路。 【问题改善建议】:建议走线时,可以先shift+E抓取中心,走线连接到焊盘中心。 6.【问题分析】:这样一排间距较小的过孔,会造成平面的割裂;容易产生不良的信号返回路径,影响信号。 【问题改善建议】:建议像图中箭头所指的那样打孔,保持好间距,避免平面割裂。 三.生产工艺: 1.【问题分析】:pcb中过孔全部开窗了,这样生产后裸露的部分容易氧化,导致短路。 【问题改善建议】:建议对过孔进行盖油处理。 2.【问题分析】:板中的gnd层和power层使用的是正片层,且多处地方没铜皮,参考面不完整。 【问题改善建议】:建议使用负片层,对平面进行分割。 1 s: G4 M$ _* E1 Q
|