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[文件已评审] AD 2层 BOSCH_ZIGBEE板评审报告20190213

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发表于 2019-2-16 16:48:31 | 显示全部楼层 |阅读模式
您阅读的评审报告自于凡亿PCB QA评审组(www.fany-online.com) ( p8 O, v7 ?$ }) K* ~" b. I
/ Q$ E1 ]/ `$ v( k( @+ h------------------------------------------------------------------------------------$ ~# o+ p+ F/ E3 x% h- [/ Q7 S. \3 Z: m3 |8 V$ X
使用前请您先阅读以下条款:: k' C$ T5 ~7 k1 Z; a5 W6 C7 G9 s+ v4 G  j. z- Z3 b' D
1.评审PCB全程保密不外发,评审之后会进行文件删除,介意者不要发送文档!, D( i* |- o5 P/ G( \0 `% [' e8 C" v; a* X; D
2.评审报告只是局部截图并添加文字说明,如需更详细的请内容请联系我们评审人员
0 d5 h/ c6 a/ _2 Y3 g3.评审意见仅供参考意见,由此造成的任何相关损失网站概不负责# A* M) Z6 g3 M3 u) I4 v3 E' ?1 Q7 C2 s
& N$ d' {1 S" S------------------------------------------------------------------------------------$ L0 S3 x5 f3 d/ \, g8 _; z
一.布局问题:
9 v( A+ M- q: o1 u9 o1.【问题分析】:通过丝印不难看出,器件挨的太近,这样不利于器件的焊接。! U# E8 r  x8 v
【问题改善建议】:板子整体的空间是比较大的,可以将器件的间距拉开些。6 W( W& X  N" A/ j9 C7 T8 O
6 h& N0 v* x: v3 j  W( J
2.【问题分析】:滤波电容的摆放存在问题,有的离管脚太远或者没在管脚边;这样不能很好的起到滤波作用。" @0 l; ?% U: `! m* @
【问题改善建议】:滤波电容靠近对应的管脚摆放,对于CPU上的多个管脚,尽量保证,一个管脚一个对应的滤波电容。
; B5 N/ h4 V; I$ j2 q, B
4 d* I0 S5 c, v二.布线问题:
. g$ m, H; V1 p% b4 `" {( H) [2 L1.【问题分析】:差分USART的走线存在问题,单根换层走线,这样会影响差分的信号。2 n. P! g# \) D2 ]
【问题改善建议】:差分走线同组同层,换层的话,两根一起换层走线。* `% D( r5 `$ A& I9 E# r) A

; W1 _& A5 ^# k: W7 s2.【问题分析】:时钟线能一次拉直的情况下,板中却转了个弯。
! l: c9 t& X# k3 A0 z& C【问题改善建议】:信号线能拉直就拉直,多转弯容易产生不良反射影响信号。且时钟线建议包地处理;不包地就保证他和其他信号线之间有足够的间距。9 |. o9 M0 u% `+ T# O% s& t
" [5 y2 Z. N( G7 ?
3.【问题分析】:板中类似此种的尖角铜和孤岛铜没有割掉。尖角铜皮会对信号产生折射,孤岛铜皮在生产时容易掉落或翘起,对板子造成不良影响。( A  a& l+ L( ]% k
【问题改善建议】:建议细致检查下铜皮,放置cutout对孤岛铜和尖角铜进行割掉处理。
0 a+ Y8 m2 t, m3 J9 J2 ^! w. g) x" e4 O' y. E2 t- q( c& \
4.【问题分析】:PCB中的过孔感觉打的比较乱,板子密度不大的情况无影响,但对于密度大的板子来说,杂乱的打孔会严重的影响后期的扇孔布线。# F% `: N1 F9 m4 g1 a8 x
【问题改善建议】:建议打孔走线时多使用等间距及对齐命令,养成好习惯。
$ i' ~" C% j( g4 u& i8 M4 `' T; p5 ]  I& @3 t& p

" z; p3 @# t0 f6 K7 R/ O- M

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发表于 2019-2-17 16:35:04 | 显示全部楼层
学习学习,
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发表于 2019-2-19 16:19:53 | 显示全部楼层
你好,学习了,但是最后一个问题过孔杂乱是何含义,不是很理解,可以进一步说明吗?
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发表于 2019-8-7 14:40:40 | 显示全部楼层
积累学习,共同进步
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