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[文件已评审] PADS 2层 XD_DE37_421_2.5JACK-01.10 板评审报告20190117

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发表于 2019-1-19 16:11:47 | 显示全部楼层 |阅读模式
您阅读的评审报告自于凡亿PCB QA评审组(www.fany-online.com) ( p8 O, v7 ?$ }) K* ~" b. I# A# h4 _2 k4 a3 u& L3 D2 H
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, z5 ]$ B; m2 X0 @5 O: y* R# X1.评审PCB全程保密不外发,评审之后会进行文件删除,介意者不要发送文档!, D( i* |- o5 P/ G( \0 `% [
3 k- C+ r/ ?4 [2.评审报告只是局部截图并添加文字说明,如需更详细的请内容请联系我们评审人员( T0 P$ y' \; M3 x! ?+ ~3 T
3.评审意见仅供参考意见,由此造成的任何相关损失网站概不负责# A* M) Z6 g3 M3 u) I4 v3 E' ?1 Q7 C2 s6 b1 H% d4 _/ b: i. i% O3 `* H
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一.布局问题:
1、【问题分析】:mcu旁边的晶振 布局存在一定问题。
问题改善建议】:滤波电容靠近对应的管脚摆放,且晶振的布局以及走线都需要考虑到π型滤波;而且晶振是个干扰源,要进行包地处理。
2、【问题分析】:这个是vmcu的输入处, 也是板上电源得来源。Pcb上没有这个器件。
问题改善建议】:此处是板上电源的来源;我们在导入封装后建议对比下原理图,保证pcb上封装的完整性;这样的错误容易造成大麻烦。
3.【问题分析】:usb 的DM和DP 是一对90欧姆的差分,布局存在问题。
问题改善建议】注意信号的流向,对布局进行调整。
二.布线问题:
1.【问题分析】:SD卡中的 clk时钟信号需要包地处理。
问题改善建议】将线尽量的调整,SD卡的所有信号线走同一层;他的时钟信号要进行包地处理防止被干扰(不包地则与其他信号保持20mil以上的间距);且所有信号与时钟信号等长,误差在+/-300mil。
2.【问题分析】:mipi 差分没有耦合。
问题改善建议】:差分对的信号线走线不耦合,就打不到其与其的效果;差分限号走线保持耦合。
3.【问题分析】:该信号为 GSENSOR 的电源输入,线的宽度和信号线一样,宽度不够。
问题改善建议】:在设置规则时,创建一个CLASS 将板上所以电源都放在一个CLASS里。对电源线进行加粗处理;电源线太细,这种情况就和水管流水一样,入口的很小后面管子不管多大都只能过小的水流,水流大了的时候可能会造成爆管的发生,同样这边会可能造成板子过载不足烧坏的情况发生。
4.【问题分析】:3.3v一般为整版IO信号的电源输入,导线宽度不够,载流不够,容易出现瓶颈。
问题改善建议】:同上。
5.【问题分析】:usb1dm与usb1dp 信号距离其他信号线太近;会对其造成信号干扰。
问题改善建议】:差分走的时候就可以拉上地线跟着它们一起走,进行包地处理(不包地,差分和其他信号线和铜的间距大于或等于20mil)。
6.【问题分析】:板中,线与线的间距,以及过孔的位置不太一致,导致板子整体看上去比较乱。要尽量拉直,同时孔也一样 要打齐 还有板上过孔大小为什么不一致。
问题改善建议】:尽量多使用把线拉直,保持相同的间距;打过孔也是一样,尽量在一个水平线上,保持美观;这样在覆铜的时候能保证铜皮能正常通过,同时减少死铜和尖角铜的出现的。尽量保持过孔的尺寸相同(不需要改过孔大小 可以去增加过孔数量);尺寸数量过多,会增加生产成本。
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发表于 2019-1-20 09:57:24 | 显示全部楼层
学习学习,
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lzz

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发表于 2019-1-24 10:20:39 | 显示全部楼层
学习了,很好的评审
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