大型CoWoS-R封装的先进封装翘曲减少技术

逍遥设计自动化 · 发表于前天 08:01

大型封装集成挑战的认识
人工智能计算、大语言模型和高性能计算应用的快速发展对在单一封装中集成多个系统级芯片组件、Chiplet和高带宽存储器模块提出了新的需求。这种集成趋势推动着传统封装技术的界限，产生了需要创新解决方案的重大工程挑战。

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CoWoS-R（带有再分布层的晶圆级芯片封装）平台代表了异构集成的先进方法，提供低阻容互连、优秀的信号隔离和设计可扩展性。该技术在生产环境中表现出色，在满足日益复杂的集成要求的同时实现了卓越的良率和可靠性表现[1]。

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图1展示了转接板尺寸与基板体尺寸之间的关系，显示了从4-Reticle配置扩展到5x配置及更大尺寸的显着增长轨迹。

然而，随着封装尺寸持续扩大以容纳更多组件，封装翘曲成为限制性的关键因素。翘曲对最终测试程序、板级Assembly过程和长期可靠性表现产生重大影响。硅芯片、模塑化合物、铜互连、聚酰亚胺层和基板材料等各种材料之间热膨胀系数的不匹配会产生复杂的应力分布，可能导致开裂或分层失效。

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封装尺寸扩展对制造效率的影响
理解封装尺寸与制造效率之间的关系为认识先进封装技术面临的挑战提供了重要洞察。随着转接板尺寸的增加，几个关键指标会发生显着变化，直接影响生产经济性和良率考量。

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图2展示了晶圆利用率、良率表现与转接板尺寸之间的关系，显示了大型封装如何影响制造效率。

随着转接板尺寸增加，每片晶圆的总裸片数量大幅减少，而预测良率在5.5x配置及更大尺寸时保持在约95%的相对较高水平。这种关系突出了单个封装能力与整体晶圆利用效率之间的权衡。

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图3提供了小型和大型裸片配置之间利用效率的直观比较，说明了尺寸扩展的基本挑战。

利用率比较显示，小型封装实现的晶圆利用率显着高于大型配置。这种基本关系推动了对先进封装解决方案的需求，这些解决方案能够在最小化利用效率降低经济影响的同时最大化功能性。

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CoWoS-R平台架构和设计考量
CoWoS-R平台代表了先进封装的精密方法，利用基于聚合物的再分布层技术支持大于3.3x Reticle配置的封装尺寸。5.5x测试载具集成了几个关键技术特性，包括2微米线宽和间距的再分布层图案、8微米通孔直径配合11微米盖帽尺寸，以及支持多系统级芯片与高带宽存储器模块的集成。

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图4显示了CoWoS-R大型封装测试载具的详细布局图，说明了SoC和HBM组件的排列方式。

测试载具设计可容纳多达9层再分布层配置，具有150微米的芯片到芯片间隙和最小35微米微凸点间距。晶圆级芯片尺寸为66x68平方毫米，而基板尺寸分别为97.3x95平方毫米。对于工艺角落窗口研究，配置扩展以容纳4个系统级芯片加20个高带宽存储器模块和8个输入输出组件。

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工艺特性表征和质量控制
CoWoS-R再分布层转接板的有机特性在应力分布和翘曲控制方面提供了显着优势。主要由聚合物介电薄膜和铜再分布层线路组成的均匀结构产生更加均匀的局部晶圆应力分布模式，形成良好控制的碗状翘曲特征。

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图5展示了CoWoS-R封装的莫尔条纹分析结果，演示了不同温度条件下的翘曲行为特征。

这种均匀的应力分布使CoWoS-R技术对不同类型的系统级芯片和高带宽存储器集成场景实现了出色的容差。生产经验表明，晶圆级芯片连接良率接近99.5%，适用于各种供应商的高带宽存储器配置，而莫尔条纹分析数据显示不同高带宽存储器和基板组合之间的变化极小。

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图6显示了9层RDL转接板配置上的表面形貌测量，包括顶部芯片粘合配置和详细表面测量。

随着转接板尺寸扩大，表面形貌变得越来越重要，特别是对于35微米微凸点间距的连接工艺。从6层到9层再分布配置的转换保持了出色的晶圆翘曲控制，在1000微米规格范围内进行在线晶圆处理，实现对称的圆顶形状而不是有问题的非对称马鞍形配置。测量的表面形貌对于转接板保持在7微米以下，对于顶部芯片配置保持在2微米以下。

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图7通过X射线和C模式扫描声学显微镜检查确认了成功的微凸点连接和无空洞底填充性能。

微凸点连接工艺展现出色的可靠性，良率接近100%，而X射线确认显示连接良好，通过扫描声学显微镜检查技术验证了无空洞底填充性能。

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先进Assembly技术和连接质量优化
将晶圆级芯片组件Assembly到基板上需要精密的倒装芯片粘合方法，特别是对于具有145微米C4间距要求的大型封装配置。大量回流倒装芯片粘合代表了连接晶圆级芯片Assembly到基板的首选方法，涉及精确对准和热处理程序。

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图8说明了倒装芯片粘合大量回流连接风险评估，显示了CoW翘曲行为和基板翘曲行为特征。

晶圆级芯片组件和基板之间的翘曲行为匹配对于在145微米C4间距配置上实现100%连接良率变得关键。莫尔条纹数据分析能够精确表征两个组件的翘曲行为，而专用的倒装芯片粘合夹具确保在210至245摄氏度温度范围的高温大量回流处理期间实现最佳翘曲行为匹配。

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图9通过X射线和C模式扫描声学显微镜检查方法展示了成功的基板上连接质量。

5.5x测试载具的基板上Assembly工艺实现100%连接良率，通过全面的X射线检查程序得到确认。增强的助焊剂清洁程序对大型封装配置特别具有挑战性，需要扩展的工艺窗口以确保C4凸点结构下方助焊剂残留的完全去除。成功实施产生无空洞底填充性能，通过底填充分配后的扫描声学显微镜检查得到确认。

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新型翘曲补偿策略
传统的先进封装环形结构证明不足以解决与大型晶圆级芯片和基板尺寸组合相关的翘曲问题。创新的翘曲补偿层方法为克服这些基本限制提供了突破性解决方案。

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图10展示了比较CoW尺寸效应与基板尺寸效应对封装翘曲行为影响的全面实验设计。

系统研究揭示了组件尺寸效应与翘曲行为之间的明确关系。基板尺寸效应显示从95x97.3毫米扩大到110x110毫米配置时翘曲增加约1.3倍，与1.3倍基板尺寸增加比率密切相关。然而，晶圆级芯片尺寸效应更为严重，显示2.2倍的翘曲增加相比于1.8倍晶圆级芯片尺寸扩大比率，表明晶圆级芯片尺寸效应主导翘曲行为，相比基板尺寸效应更为重要。

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图11说明了附着到基板上用于先进翘曲管理的新型翘曲控制补偿层结构。

创新的翘曲补偿层附着到基板配置提供了显着的翘曲减少能力。对于具有110x110毫米基板的5.5x晶圆级芯片Assembly，封装翘曲减少达到比基线配置低0.75倍，从基线水平改善到0.75倍基线测量。类似的改善适用于5.5x角落窗口配置，实现比基线测量低0.7倍的翘曲，将翘曲从1.7倍基线减少到室温条件下可接受的1.2倍基线水平。

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图12显示了用于封装翘曲减少的环形持续改进项目实施的全面结果。

高温翘曲行为对印刷线路板Assembly工艺特别重要，在实验设计配置中，对于110x110毫米基板上的5.5x测试载具Assembly展现出色性能，翘曲测量为0.17倍基线。

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图13展示了通过各种持续改进项目阶段的详细封装翘曲分析，显示累积翘曲行为改善。

通过对角分析技术进行的全面翘曲行为表征跟踪通过连续工艺阶段的性能改善，包括底填充固化后、翘曲补偿层形成后和环形附着程序后。翘曲补偿层形成相比底填充分配后配置实现约30-32%的翘曲减少，而环形附着工艺提供额外改善，达到45%的翘曲减少。累积效果显示由于补偿层有效性，在基板边缘区域集中的显着翘曲改善。

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可靠性表现和应力建模分析
CoWoS-R 5.5x和角落窗口配置的可靠性验证在大量回流处理后成功通过概念验证验证。通过聚焦离子束技术进行的横截面分析确认在关键界面没有分层，包括系统级芯片和高带宽存储器微凸点连接、再分布层转接板层、到基板的C4凸点连接和基板上底填充区域。

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图14显示了跨各种封装配置的集成应力风险缓解建模结果。

应力建模评估专注于芯片到芯片和芯片到高带宽存储器区域的底填充应力分析，显示即使基板从95x97.3毫米扩大到110x110毫米配置，应力风险水平仍然可控。较大的有效基板扇出比率有助于略微降低应力风险水平，而实验设计配置显示相比基线配置显着降低的应力风险，为封装可靠性表现提供重要的应力缓解优势。

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图15总结了可靠性表现结果，确认了成功的大量回流处理验证。

针对大型CoWoS-R封装翘曲减少的综合方法展示了异构集成能力的显着技术进步。影响翘曲行为的关键因素包括基板尺寸效应、晶圆级芯片效应、应力缓冲薄膜性能和环形结构优化。虽然封装翘曲减少成就代表了实质性进展，但持续的挑战需要继续的工艺改进举措。未来的开发努力将专注于与代工制造合作伙伴的协作，以扩展表面贴装技术安装窗口，优化散热器放置程序，并通过基座优化方法开发室温翘曲测试的最终测试解决方案。

参考文献
[1] Y.-H. Hu, C.-H. Lee, J.-S. Peng, H.-Y. Chen, P.-H. Lee, J. Li, J. Shieh, E. Chen, M. C. Yew, S.-P. Jeng, K. Yan, and J. He, "Package warpage reduction for large CoWoS-R packages," in 2025 IEEE 75th Electronic Components and Technology Conference (ECTC), 2025.
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