ISSCC2025 | Tomahawk5: 面向AI/ML网络的51.2Tb/s 5nm单片交换芯片

逍遥设计自动化

引言
AI和机器学习工作负载的指数级增长对数据中心网络基础设施提出了极高要求。这些工作负载需要大量带宽、超低延迟和卓越可靠性，以便在训练和推理操作期间传输海量数据集。为应对这些挑战，博通(Broadcom)开发了Tomahawk5（BCM78900系列，简称TH5），代表以太网交换芯片技术的重大突破。

本文探讨Tomahawk5的突破性成就，研究其架构、技术创新、功耗优化技术、封装解决方案以及向光互连的转变。TH5不仅仅是对前代产品的渐进式改进，更为网络交换技术设立了新的基准[1]。

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; B( K: d. ^5 A+ S' r9 cTomahawk5架构与核心能力
Tomahawk5代表交换芯片技术的重大进步，提供令人印象深刻的51.2Tb/s交换容量—比前代产品高出一倍。这一巨大容量通过512个106.25Gb/s PAM4 SerDes通道实现，支持多种端口配置，包括100GbE、200GbE、400GbE和800GbE。
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3 D7 B( g" l& q* O3 w+ u, HTH5的核心采用共享缓冲区架构，动态分配端口和队列之间的内存以获得最佳性能。这一设计选择帮助芯片高效处理流量突发，同时保持严格的服务质量要求。芯片还包含六个ARM处理器核心用于芯片上额外处理能力，实现高级可编程性和智能流量管理。

TH5特别显著的成就在于实现了具有9,352个引脚的单片式芯片。与多芯片设计相比，这种单片式方法在成本、功耗和延迟方面提供显著优势。然而，将如此高性能的芯片实现为单片式设计带来了巨大技术挑战，需要跨多个领域的创新。
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3 h; Y3 E, q7 V% L图1展示了TH5芯片的关键组件叠加在实际芯片平面图上，展示了其复杂架构和对称设计。
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( @& p) |3 M  W: B5 w实现TH5单片式设计的关键因素包括：

共享内存流量管理器，实现控制结构的高效实施

半定制数据包缓冲区，实现更高利用率

面积优化的DSP SerDes

对称平面图，专注于优化减少的物理模块数量

大量使用穿透结构，减少布线成本
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1 Q6 s( W$ B8 C) B8 }功耗优化技术
设计如此规模芯片的最显著工程挑战之一是功耗管理。一个全速运行的51.2Tb/s交换芯片可能消耗巨大功耗，使热管理问题复杂化，甚至需要液冷解决方案。博通工程团队实施了多项创新功率降低技术来应对这一挑战。
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6 V, o. \6 |5 A9 i% f关键创新是实施多仓自适应电压调节(AVS)，均衡不同工艺角的功率。TH5具有8个AVS仓位，范围从0.7到0.7875V，精度为12.5mV。在晶圆探测过程中，确定每个芯片的核心电压并存储在一次性可编程(OTP)阵列中。在上电过程中，芯片输出该值并连接到外部电源调节器，确保每个芯片在最佳电压下运行。
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' W7 [$ Q: z' k4 n图2展示了多代Tomahawk的典型功耗趋势，显示从一代到下一代约30%的功耗降低。
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/ p2 R) W2 m- j这些功率优化努力取得了显著成果。与简单缩放前代设计所预期的相比，TH5实现了约30%的功耗降低。这一改进显著超过了仅从工艺技术改进预期的典型15-20%的减少，突显了微架构创新和SerDes技术进步的影响。在典型客户部署中，TH5运行功率约450W，尽管性能强大，但适合风冷系统。
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2 H; V; V$ e- @3 f! g2 l7 B' V电源分配网络挑战与解决方案
1 C- S0 w, e  {# ^3 O为如此复杂的芯片提供足够电力同时保持电压稳定性，提出了重大工程挑战。电源分配网络(PDN)需要确保在所有操作条件下为芯片提供足够电流，同时在负载瞬变期间保持电压纹波在规范范围内。
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对于TH5，核心电流瞬变可高达550ns内430A，产生782A/μs的电流变化率。满足这些要求需要精心设计PDN，包括足够铜PCB层和输出去耦电容，以满足电气和热要求。
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图3显示TH5 PDN阻抗掩码(左上)、电压下降行为(右上)和硅验证套件(SVK)系统(底部)，展示了电源分配解决方案的实际实施和验证。

6 u$ }1 W6 h0 N工程团队使用频域分析确定核心PCB PDN阻抗掩码，以实现核心电源上的最大允许电压下降。来自TH5硅验证套件(SVK)的测量数据捕获了当设备从空闲转换到最大流量条件时BGA球的电压下降行为。为补偿从电源到TH5 BGA的稳态电压下降，采用一条从芯片到电压调节器的专用感应线，电压调节器的负载线确保电压下降保持在供电电压的3%以内。

  ]6 Y4 y% B" l. b7 E- mSVK板展示了系统设计的简洁性，与使用跨接电缆的替代方法相比。TH5 SVK支持64个800G端口，使用堆叠、背对背OSFP连接器和PCB布线信号。TH5实现的100G DSP基SerDes可支持10^-6或更好前向纠错比特误码率(BER)的45dB以上插入损耗，使得TH5端口之间可使用4米DAC电缆。SVK设计为风冷系统，采用无盖封装以优化热性能。

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先进封装解决方案
TH5的有机BGA封装提出了几个独特挑战，需要设计创新和定制封装技术开发。高速链路对隔离(FEXT/NEXT)、插入损耗和回损有严格信号完整性要求。
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( ~" ~- O& N  P9 F' P" B$ f图4展示了Tomahawk系列封装尺寸的演变(上)和TH5球图(下)，展示了创新封装解决方案。
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- k% M* T! x, V: ?9 b影响隔离的关键因素是SerDes BGA图案。对于TH5，使用传统图案和球间距(1.0mm)将导致封装尺寸超过100mm，产生更长链路和更高插入损耗。为解决这一挑战，博通实施了专利压缩六边形图案，球间距为0.9mm，显著减小封装尺寸，同时获得更好信号完整性性能指标。

使用先进节点CMOS技术封装大型单片芯片带来了额外挑战，因为这些技术对芯片封装相互作用引起的应力非常敏感。这些敏感性源于脆弱低k介电材料和其他后端线路(BEOL)结构，如高密度金属-绝缘体-金属电容器。

4 K4 L$ I1 `0 K& G: f5 W( @为应对这些挑战，博通使用前瞻性菊花链测试载体，结合专有知识产权，包括定制凸点单元、设计、基板和Assembly流程，在流片前充分验证和表征TH5芯片与封装相互作用。尽管是大型封装中的大型单片芯片，TH5封装取得了令人印象深刻的结果：首次尝试通过JEDEC JESD47K组件级认证，满足JEDEC室温共面性(200μm)和高温翘曲(-140μm/+230μm)规范，且有余量，通过IPC9702/3冲击和弯曲测试。

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光互连集成
信号处理和CMOS技术的进步使强大DSP SerDes线路能集成到交换ASIC中。结果，电气和光互连间的接收器架构变得非常相似。此外，硅基光电子和封装技术的进步为大型ASIC（如交换芯片）的高度集成光互连创造了机会。

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( V+ H$ u) o& Z3 v图5比较了不同光引擎设计的典型功率效率，突显了光电共封装方法的优势。

作为这一方法的首次实施，通过将以太网交换ASIC与线性光引擎共封装，开发了"直接驱动"架构，用于简单线性电光和光电转换。这一架构已在名为TH5-Bailly的TH5光电共封装FR4光学产品中实施。

"直接驱动"架构的主要优势是核心ASIC不需要更改SerDes就能与铜或光接口配合使用。线性可插拔光学(LPO)或线性接收光学(LRO)也受益于相同拓扑，允许开发单一交换芯片适用于所有媒体类型。

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图6显示使用PRBS31的前向纠错比特误码率性能(左上)、使用流量的前向纠错比特误码率(右上)以及LRO/LPO测试的Tomahawk5模块测试平台(MTP)(底部)。
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光电共封装(CPO)架构提供多个显著优势，包括大幅减少光接口功耗，与标准前面板收发器相比系统密度显著提高。整合和集成还能降低整体成本。虽然LPO或LRO系统受益于相同架构优势，但由于仍使用前面板可插拔模块，不提供相同密度改进。与CPO架构相比，功耗和成本降低的改进也不那么显著。

CPO和LPO架构的另一优势是每链路信号延迟减少约100ns。这些链路的比特误码率(BER)性能与"标准"光链路相当，后者在信号到达接收器前沿着链路被DSP重新生成两次。已证明LPO链路的性能和误差统计可能优于标准重定时链路。

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图7显示TH5与8个6.4T光引擎共封装(左)以及符合IEEE 400GBase-FR4标准的共封装光链路性能(右)。

0 {8 O$ @; i8 X  S9 }为使LPO/LRO模块供应商测试光模块，博通提供模块测试平台(MTP)，提供不同光模块形式因子的端口和用于测试及认证的多种电气通道。

TH5-Bailly系统展示了这些概念的实际实施。系统实现误码无（FEC后）的性能，无码字错误。在功率效率方面，整个系统消耗820W，光学部分消耗274W，效率约5.5pJ/b。
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! z( ~8 |, F+ t0 X9 b结论
7 ?$ g0 Q7 l" F' S6 k: [! {Tomahawk5代表交换芯片技术的显著成就，将带宽翻倍的同时保持适合风冷系统的功率效率。通过实现51.2Tb/s交换容量的单片设计，博通推动了网络交换领域的技术边界。

2 ]$ [  I) @6 f/ T微架构、SerDes设计、电源分配、封装技术和光集成方面的创新展示了解决创建下一代网络基础设施复杂挑战所需的整体方法。随着AI和机器学习工作负载规模和复杂性持续增长，TH5开创的技术将在未来数据中心中发挥关键作用。
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从电气到光互连的演进，特别是光电共封装，代表网络技术重要演变步骤。这些进步不仅改善性能，还解决了功耗和系统密度关键挑战，随着数据中心规模持续扩大，这些挑战变得越发重要。
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参考文献
[1] Khamisy, M. Kalkunte, P. Del Vecchio, Y. Cheok, G. Barsky, K. Muth, and R. Sharifi, "Tomahawk5: 51.2Tb/s 5nm Monolithic Switch Chip for AI/ML Networking," in 2025 IEEE International Solid-State Circuits Conference (ISSCC), San Jose, CA, USA, Feb. 2025.
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