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高效多Chiplets系统互连网络设计

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发表于 2024-12-30 08:01:00 | 显示全部楼层 |阅读模式
引言! X# U: O! Y% }4 P; I! i7 x- c
随着现代计算系统日益复杂,多chiplet架构已成为构建大规模系统的重要解决方案。通过连接多个较小的chiplet来替代制造单个大型芯片。然而,设计chiplet之间的高效互连网络仍面临挑战,特别是在维持高性能和无死锁路由方面[1]。
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& _4 G* c. q: Z: G& P+ M- k3 |
& p$ W$ j3 Y- w, b
网络架构与接口设计( u' ?+ n! A/ b# F
在基于chiplet的系统中,基本构建模块通常是每个chiplet内部的二维网格片上网络(NoC)。此架构将节点分为两类:用于外部连接的边缘节点(接口节点)和用于功能模块的内部节点(核心节点),如CPU或AI核心。
  M; E% O1 F/ @: q+ Y; @( V9 H5 I$ Z

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# T; ^0 }, {+ Q; B: X3 `) L, z
图1:chiplet上的网络架构示意图,展示了(a) 6x6二维网格中的36个NoC节点,(b)节点标记方案,以及(c)具有radix-4和radix-10配置的接口分组方法。
) k4 Z! A! E6 n( u. C
4 k* f, _) ]. [4 a为有效利用chiplet接口,采用接口分组方法,将相邻的边缘节点聚集成抽象接口。这种方法使chiplet的连接基数和带宽分配更加灵活。
% K- W6 x/ a2 Q" D# M0 m3 Q. O* S: w/ O8 _$ ^( C2 k) G+ e
高基数互连拓扑
* M5 }  c9 `! \  X/ A多个chiplet可以通过不同拓扑结构互连形成更大的系统。常见配置包括:
" E- O7 A. P: |- U& T1 p

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9 Q1 B. {' n1 U1 r- r9 p图2:互连拓扑示例,展示了基于相同chiplet基础构建的(a)超立方体和(b)蜻蜓网络配置。
$ E. g, b4 ~+ X8 _" A7 A7 I
2 @0 ]5 i4 l& D/ o+ }/ R  e超立方体配置:
; H) O; A2 r: L* [2 y2 D* _3 j& q每个chiplet沿不同维度与其他chiplet连接; Z" ~  j( H( r& ~( `" W  y
提供平衡的连通性,直径随节点数呈对数增长
1 F& y/ f8 Z* Z5 I. ]支持高效的路由算法, W1 d# G. s0 j6 L$ z4 ^1 m0 B
* }/ W! p' d6 m

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3 H. [' M. i* V9 {图3:chiplet互连细节,展示了(a)5D网格的连接和标签排列,以及(b)4D网格中d0-d1平面的连接概览。7 G! w; }* s" U0 g

, @1 y5 t6 N4 e7 H) g路由方法: H4 h+ q! W: @  b6 B
路由设计采用负优先路由(MFR)算法确保无死锁运行。这种方法要求数据包在通过正向通道之前必须先通过负向通道,防止循环依赖。$ S& V( ^! U) O! O

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0 g- K- j9 a# |6 T5 a
图4:路由系统中通道类型(正向、负向和相等)概览,展示了不同路由路径之间的关系。* c* {  m/ I0 q( x8 h2 s# U7 X

. |: b! t1 ~. Q2 ?' m网络交错: R0 @7 A$ y, R' X9 x, {1 K( t. J
为最大化带宽利用率,网络交错技术在抽象接口组内的多个物理接口间分配流量。实现了两种主要方法:5 c  c& J* O0 T3 B. A

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* ]" k) R8 z1 _/ [8 F, _4 }
图5:细粒度和粗粒度交错方法的比较,展示了不同的数据包分配策略。
% x. x5 U1 a; X7 y4 A. h5 X+ x; m/ l# N8 x3 t
1. 性能分析
# U4 |, a# C, X# ~" B系统性能在各种流量模式和配置下进行了评估:: D& |% M0 O+ o6 r1 \

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7 U) Y+ a9 z& G图6:不同流量模式下的性能评估结果,展示了延迟与注入率的关系:(a)均匀分布,(b)均匀热点,(c)位互补,(d)位反转,(e)位重排,(f)位转置。
& ?4 r! ?3 T& \! Y8 g1 R; C
9 u  @; @+ }+ W9 ^# |

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# G: z2 {3 N* ?8 Z5 N图7:不同系统规模在均匀流量下的平均延迟评估结果,展示了架构的可扩展性。8 x1 T% a2 s/ n* x3 B# L2 ~4 C

* X: j& z: m: |) C" l, Q与传统二维网格系统相比,结果显示显著改进:2 d  c+ H1 |' i7 ?, q
最大注入率提升达2倍
; p0 x/ b; n4 E6 e) z0 d& T平均延迟减少高达45%% z- B, G( h! z+ N1 }
随着chiplet数量增加,扩展性更好
; @, |3 \' G  j

# y  j9 \6 y' v" ]6 g8 d. I2. 能效分析
' \# p8 a3 j4 p2 y

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7 |! i* `" F! f8 s# m
图8:二维网格和超立方体配置在不同规模和NoC大小下的能耗比较。7 w) n* n% E  {8 A" n& M( G! b

- q, u; U/ O* R7 W- l4 N- ^+ z建议的架构显示出显著的节能效果,特别是在大型系统中。对于256-chiplet配置,与传统二维网格设计相比,功耗降低约60%。) e- I$ l  i) M0 i

# f  }6 \- P# q8 f结论
' m% \2 G, h- U- Q% k1 @8 |所述方法为设计高效chiplet互连网络提供了完整解决方案。通过结合接口分组、自适应路由和网络交错,系统实现了优于传统方法的性能和可扩展性。该架构的灵活性使其能够适应各种系统规模,同时保持高效率和无死锁运行。, W4 N4 ^' l8 p  C6 H

6 U2 j! F& L0 E, j结果表明,这种方法在大规模系统中特别有效,网络直径减小和带宽利用率提高的优势更加明显。该方法为构建具有最佳通信能力的新一代多chiplet系统提供了实用框架。' y3 L  _: H2 R, ]9 @; r6 n+ X

4 C9 s5 z  Q% s- i参考文献  V+ w$ k* w3 u, z  ]) ~, [+ r
[1] Y. Feng, D. Xiang, and K. Ma, "A Scalable Methodology for Designing Efficient Interconnection Network of Chiplets," in 2023 IEEE International Symposium on High-Performance Computer Architecture (HPCA), Seoul, Korea, Republic of, 2023, pp. 1059-1071, doi: 10.1109/HPCA56546.2023.10070981.
& d2 |, @- K6 F5 W, S2 l  q
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6 i# f1 a+ @1 j/ Q( {1 m3 R
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5 p3 g2 f, z/ Q4 z& ^欢迎转载4 n, O3 j6 O) O0 s# Y5 Q/ |
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关于我们:2 r( M% ^, i  h$ |
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