张自强-四片DDR3（菊花链）的 PCB设计作业

旺仔QQ糖 · 发表于 2024-4-3 14:49:41

本帖最后由 cesc 于 2024-4-8 11:17 编辑

总结：叠层阻抗 1，6，8层 5.5mil 3，4层 5mil。差分阻抗，1，8层4/8 3，4，6层 4.5/8.5。

cesc · 发表于 2024-4-8 11:12:11

过孔到铜皮的间距加个区域规则，你这个bga里面地都没连接上

cesc · 发表于 2024-4-8 11:12:55

注意检查还有DRC的问题

cesc · 发表于 2024-4-8 11:15:16

这些能够满足走线间距3w的位置要调出来，不能加个区域规则就不管了

cesc · 发表于 2024-4-8 11:16:36

终端的匹配电阻要靠近拜访，空间是有的，现在拉的有点长

cesc · 发表于 2024-4-8 11:16:50

其它没啥问题

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