黄钰霞——SDRAM模块的PCB设计作业（修改）

牛牛公主 · 发表于 2023-10-27 09:34:01

本帖最后由牛牛公主于 2023-11-1 20:13 编辑

1. SDRAM靠近BGA，中间无排阻时，600~800mil,有排阻时，800~1000mi；

2. 滤波电容靠近IC管脚；

3. 特性阻抗50欧；

4. 数据线9根为一组，低八位D0-D7、LDQM（误差±50）；高八位D8-D15、HDQM（误差±50mil）;满足3W原则；

5. 控制线、地址线、时钟线满足3W原则（误差±100mil）；空间允许，包地处理；

6. 中间层不能走线，检查规则，走线的使能层。

凡亿周老师 · 发表于 2023-10-30 15:36:26

注意检查

凡亿周老师 · 发表于 2023-10-30 15:38:10

绕完等长后打散联合

凡亿周老师 · 发表于 2023-10-30 15:56:02

注意还有等长误差报错

凡亿周老师 · 发表于 2023-10-30 16:10:20

数据线尽量同组同层

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