杨瑞东-第24次作业达芬奇开发板的PCB设计

STEVES

.BGA器件管脚交换（连好线：1-2，2-3，的方式连好）
1.1 工程->元器件关联->通过匹配添加配对->已匹配元件->执行更新
1.2 工具->管脚/部件 交换->配置->U3->双击->选中->单击右键->添加到引脚交换群组->new->确定->引脚交换✔->确定->ok
1.3 工具->管脚/部件 交换->交互式管脚/网络交换->到工程中交换
2.BGA器件网络表（更改前后）
2.1 PCB->Component->All Component->U3->选中“引脚与网络”->Ctrl C
3.BGA数据线等长处理
3.1 设计->规则->High Speed->Match Lengths->新规则->MatchedLengths->Net Class->D0-D7->工差：50->确定->其他同理
4. DDR3的地址线菊花链等长Xsignal设置
4.1 设计->类->xSignal Classes-> 右键->添加类->确定
4.2 设计->xSignal->创建xSignals->u1与u2->Net Class：ADD->Include created xSignal into class ：U1-U2 -> 分析->确定

凡亿刘老师

焊盘出线从两长边拉出：



信号线线宽不一致：


反馈信号需要走线连接：


输出电源的过孔打在最后一个电容的后面：


建议都用动态铜皮铺铜连接：


模拟信号加粗线宽走线并且需要全程包地处理：


注意网口的机壳地与电路地至少保持2MM间距：


485信号加粗走类差分或者控制100OM：


注意数据以及地址高速线之间需要满足3W间距：




数据线内存在误差报错：


网口差分对内等长误差为5MIL：