郭福良-4片DDR的PCB设计作业

你拿什么感同身受

4DDR的pcb设计作业

凡亿刘老师

地址控制时钟组内误差等长报错：



注意地址控制时钟组内信号线等长需要满足3W间距原则：


还存在STUB线头：


组内误差报错：


数据线内存在误差报错：



注意走线中心跟中心连接好：









数据等长尽量紧凑点，进行咬合等长：