2片DDR3的PCB设计（T点）钟福贵

Amor

只做了ddr地址线和数据线等长，
前面应该做线优化再等长，尽量使最长的最短

凡亿刘老师

电源模块这里完全没有设计连接：


此处也需要设计，后期自己设计下。


地址控制时钟注意下要保证3W间距，调整下：


没满足的都优化调整出来：


等长的GAP尽量大于等于3W：


此组数据线内存在长度误差报错：


数据线内的DQS差分需要对内等长误差5MIL：

Amor

修改后的作业