陈安-2片DDR模块作业

陈安

请老师检查

凡亿刘老师

地址控制时钟组内还在等长误差报错：



注意等长线的GAP尽量大于等于3W长度：


注意设计细节，走线优化完整：


注意DQS差分对内等长误差是5MIL：


其他的没什么问题了。