Xilinx Vivado HLS基本开发流程｜基于Kintex-7、Zynq-7045_7100开发板

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FPGA的HLS案例开发｜基于Kintex-7、Zynq-7045_7100开发板



1 W# V# G, b- I2 ?) Z3 u前 言
5 p6 a# F8 O. f  {/ G# y
& u* a% O( T8 x9 e2 s本文基于创龙科技TLK7-EVM开发板，是一款基于Xilinx Kintex-7系列FPGA设计的高端评估板，由核心板和评估底板组成。核心板经过专业的PCB layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。
评估板接口资源丰富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用户快速进行产品方案评估与技术预研。
. ~3 y# j0 w" d; v' \
6 k, }/ g" N8 H  X3 k/ Y! v
) P6 m: |# j7 a# Y
6 J+ D7 j0 F/ @' T6 G
7 o. a5 Y! `0 @6 x) L9 Y/ I8 t​


0 i7 w5 |* S1 b/ O图1  TLK7-EVM评估板
% ~, r/ N7 H1 i% Y2 @1 ?

% N: P, i/ [0 z+ J0 Z& u# g" w7 }, ~开发案例主要包括：
+ Q- e9 d9 R1 M, O/ {3 \l CameraLink、SDI、HDMI、PAL视频输入/输出案例
l 高速AD(AD9613)采集+高速DA(AD9706)输出案例
- R2 [9 q9 B& I% ^2 nl AD9361软件无线电案例
9 M. U9 H: V$ l" G4 V. ?l UDP(10G)光口通信案例
. A; w8 U, x) Kl UDP(1G)光口通信案例
l Aurora光口通信案例
l PCIe通信案例
l 案例源码、产品资料（用户手册、核心板硬件资料、产品规格书）：site.tronlong.com/pfdownload
! a- Q" `1 @1 T# L5 O6 _$ N& w
- w) K+ R* w$ O
% y7 n% O- C2 w9 {+ v( ~
# ]9 s/ ]  C7 `$ e+ i7 {! k
3 N/ f3 v8 k+ P7 R( t$ ]/ y0 z本文主要介绍HLS案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
Xilinx Vivado HLS（High-Level Synthesis，高层次综合）工具支持将C、C++等语言转化成硬件描述语言，同时支持基于OpenCL等框架对Xilinx可编程逻辑器件进行开发，可加速算法开发的进程，缩短产品上市时间。

" {6 ?+ A' {  [& z& g0 B3 Q) o
HLS基本开发流程如下：
+ P$ W- n2 C/ m- c4 c) H! {/ {- c: i/ i(1) HLS工程新建/工程导入
. x% [  m) J1 x(2) 编译与仿真
$ M- U# T1 a. h. x$ N$ `9 r(3) 综合
(4) IP核封装
& d& l9 f: i7 O* w  T7 i! I(5) IP核测试


HLS案例位于产品资料“4-软件资料\Demo\FPGA-HLS-demos\”目录下，案例目录详细说明如下表。
5 b  O/ d/ ?; w+ I. ]% `

表1
! C$ @) Q: o# p/ S0 i# D# U1 o  V

hls_ip_demo	bin 0 M) o6 H, ~2 a	IP核测试程序可执行文件 2 Z( ^. I6 z- S/ `( b
	project   _0 A) S1 F- e* }/ C) R, ^: V+ \/ V	IP核测试程序Vivado工程 3 A' ~$ i! J% d* p4 ^7 g" z
vivado_hls 9 s4 M# j1 _2 ]' x1 k	ip_package % r  x9 i7 r5 E! O& a$ w. Y# ~	IP核
	poject ) m5 D+ H3 U) n: t	solution1 5 h& m. g3 F; t2 T# L	仿真方案 & y) g3 d6 Z1 I* r; s
		src	HLS工程源码 8 a: `& U3 z" W/ ~8 Q7 @0 @0 _* p( @, h
		test_bench . @( @6 q, D' M( w8 X  C, e  `( ~	HLS工程仿真程序或测试文件 $ X& d+ C5 m& q& n7 S+ m6 Z8 R0 m: K
		vivado_hls.app 6 P# i$ i2 {' `" W	HLS工程文件

HLS详细开发说明可参考产品资料“6-开发参考资料\Xilinx官方参考文档\”目录下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。


% \! o3 j7 k. |& [- O
, X; X2 }9 m, Y) A
HLS工程导入

+ M9 a, A- Y& C双击桌面如下图标打开Xilinx Vivado HLS 2017.4，并在弹出的界面中点击“Open Project”选择案例“vivado_hls\project\”目录，然后点击“确定”导入HLS工程。
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. s' c, b, A! |& S5 b2 x; V+ z6 j
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. |" c  C8 t3 [/ t/ y6 L图2
- E/ y" \5 D7 q/ D
$ M$ M+ G6 i) }
" m. G8 H8 d$ t/ {​
图3


) H8 D5 }  k7 ~5 m8 X​
/ F9 x" x( ?. p- L: v图4
  ?: l9 {/ M. b1 h& G' Z6 z& r. F8 p亦可新建HLS工程，并使用C/C++等语言进行程序编写。

, B. T8 F1 ~1 M
  ]- f# Z( z& H; ]

综合
( v" S8 D& u( q/ g' W! a, |
0 M: B7 {8 {0 f+ W; a% V本小节演示将C/C++等程序综合成为RTL设计，并生成综合报告。
点击界面右上角Synthesis返回至工程界面，然后点击进行综合。


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+ b( \5 }% T- F6 n, B, q8 B图8
* V2 c/ r* t$ W, l

: _6 `! b% h7 q​
5 ~+ \; H! f8 d( e+ _$ `9 Q
+ W* C& f/ M! J
图9
/ L1 q& c+ I- t9 \

9 r7 q, D5 K, ~! I7 }$ t综合完成后，报表文件将自动打开。

4 _0 o0 p, C, b, e& z
/ |  U- X! o/ Z​
( x9 C" E2 _" ~图10
* V5 \' u2 H3 Y2 U2 e; d

通过报表文件可查看本设计的时延、资源占用等信息。

4 L5 A  Q1 ]' o; v% O' s$ T2 X9 ]. k
; t6 c* D0 r, e, |# B$ g! ~​


% |- T1 @) m5 K+ _) H. A: g# U图11

% }1 d* s8 z- }& z% u" R
编译和仿真C代码

+ _# w& w) D5 a2 J; U3 F仿真程序位于工程的test_bench目录下，用于验证src目录下的HLS工程源码。
导入HLS工程后，点击(Run C Simulation)进行编译与仿真。
% ~. Z5 \& F9 }+ S! q6 ^- W

1 k7 P! N, E8 r5 y7 \2 j​
图5
3 `9 u. Y+ y% b. h

弹出如下界面，勾选“Launch Debugger”，并点击OK。


​
+ J0 _# C! P6 f' r( h图6
- U! p& A7 U3 K9 R6 K4 q0 I% m
3 {2 P: g8 l0 X' y2 z8 e
$ w" Z) O: E0 E! ~' T7 g7 z编译完成后即可全速或单步运行仿真代码。
1 o2 M+ K6 d' m​
图7
1 c. I$ F9 U1 W% B) x
" m6 i7 x: _; |) r2 S: V

  P2 B7 J) a5 ]) p IP核测试
8 a6 r) [, o8 {( x7 g: F8 }
4 L; V7 s1 e( J' [进入案例“hls_ip_demo\project\”的IP核测试程序Vivado工程目录，双击.xpr文件打开工程，工程默认已添加待测试的IP核。
9 D+ s  u+ O: P( m3 Y

​


图17
如需自行导入IP核，请参考如下步骤。
3 Z8 j( c; `- b% w  m$ w) p  i7 }

: N5 I- o# `0 \（1） 请点击“IP Catalog -> User Repository -> Add IP to Repository…”，在弹出的界面中选择IP核后点击OK。
​
* d4 h4 x& J  P4 y3 e+ h6 F( Y% u

1 T& D: D$ \# q' N% T图18
! p  P0 x2 A; m9 U6 j6 g% S​
图19
6 z( ~+ v: D) W, `; @（2） 右击“User Repository”后点击“Refresh Repository”，即可看到添加的IP核。
3 ]" ?/ b  Y  [' c  |: h8 Q( b0 I​


图20
​
3 q: t. B+ {# ~# l6 t0 C图21
# M* w; J' t' J- K& h5 @
! A# S- |. m# j7 F$ ~
: c2 K8 u: M, W# H1 e（3） 如需添加Vivado自带的IP核，点击“Open Block Design”，在弹出的界面中点击，并选择所需IP核将其导入工程。
/ {" @9 Y& s5 G# G

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! Z. a  _1 `  o4 }
, Q7 {: s. _3 A, u5 h! j6 l3 r
图22
# y" z1 k/ [( g8 T6 N1 x​
2 n: z5 i1 z. U) Q图23
1 x; w: B+ A6 M: U8 z点击Vivado界面左侧的“Generate Bitstream”选项，在弹出的界面中点击OK进行IP核测试程序Vivado工程编译。
​


; S; V; }! }9 u3 H) f! F3 M% B

图24
5 l' l/ H/ q/ s) }: T8 |" _
$ R) i" i" y: M1 \7 g
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3 L9 i8 C5 v5 D1 M4 T图25

7 \( \0 q. w  E+ X* R) B* p# t
编译完成后，将会在工程“led_flash.runs\impl_1\”目录下生成.bit和.bin格式可执行文件。

' l8 f- `9 g0 J8 N( ?: M
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) q) M& o& G+ A- t& @

( ^0 J3 G' S) T8 S1 j' d) g4 D图26


' p5 B# Y: H& v! q) q& ~, i请参考基于Vivado的FPGA程序加载与固化手册加载.bit格式可执行文件，即可看到评估底板的LED2进行闪烁。
IP核封装

综合完成后，点击生成IP核。
​
$ }* I. b7 x( ~9 _; I

图12
7 b0 g7 Y- s7 \- e1 _0 ~0 G
1 W# y# q6 m7 G  y( a
* h" U9 ]' @1 J" n1 d1 W) J​
5 J2 S" L( k# e+ N/ u9 W' N) G图13
7 J; B' T. F1 k& m8 v% z​
图14
+ b3 g5 u/ ^: J运行完成后，将会在案例“vivado_hls\project\solution1\impl\ip\”目录下生成IP核。
* ?# t! P, ~! X3 e​
4 A8 P0 g4 L& w' g& b$ R" m

图15
/ g, }) k' B" W" w9 e% j​
% h( y( s, w) ~) u6 g1 U图16


l 更多推荐
. C4 `$ ~9 u  |3 c& U. A
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- a* _' R2 Y/ w; f9 M图27
" o/ m  B% [3 Y; p

地絮123

HLS的开发对于底层写驱动的人的冲击挺大

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