一文理清DC综合生成文件

一文理清DC综合生成文件
在数字芯片设计流程中，DC（Design Compiler）综合将RTL代码转化为真实的门级网表。这个过程中会产生十余种关键文件，它们像设计DNA般记录着综合的每个细节。本文将带你解析这些文件的详细含义。

Elaboration阶段：设计蓝图初现
*.elab.ddc
来源：analyze + elaborate命令生成
  作用：S司专属数据库文件，存储模块层次、端口连接等结构化信息
Eg：
read_ddc  *.elab.ddc  # 快速恢复设计环境
report_elaboration > elab.rpt # 生成结构分析报告

*.elab.v
来源：Elaboration后导出的Verilog网表
作用：未经优化的中间网表，用于早期功能仿真
实战技巧：与原始RTL进行diff比较，验证参数传递正确性


Compile阶段：工艺映射的见证者
*.compile.svf
来源：compile命令自动生成
作用：记录逻辑优化、门级映射的完整变更路径
调试场景：快速定位高扇出net对应驱动单元
Eg：formality -svf *.compile.svf ...

*.mapped_cells
来源：工艺库映射后的数据导出
作用：清单式记录所有使用的标准单元及其驱动强度
调试场景：快速定位高扇出net对应驱动单元


模块级工艺视图：
*_FREQ_DW_AXI_X2X_W_CH_FIFOS.mr
结构解析：

设计应用：评估DesignWare IP的硬件开销，指导IP选型

工艺库绑定文件
.pvl（Parameterized Verilog Library）
特性：支持动态参数配置的工艺库抽象
Eg：DW_fifo#(.WIDTH(32)) u_fifo (...);
.syn（Synthesis Library）
内核作用：定义模块的可综合行为约束
工程师笔记：修改.syn文件需同步验证时序约束


网表文件
.v（Synthesis Netlist）
来源：逻辑映射后的门级网表
作用：功能验证，物理实现输入，时序与功耗分析，调试与ECO

关键区别与流程关系



典型工作流程
Elaboration：生成 elab.v 和 elab.svf，展开 RTL 设计。
综合编译：生成 compile.svf 和 .ddc，优化并映射到工艺库。
生成网表：.v  用于后端物理实现输入与时序与功耗分析
验证与实现：用 compile.svf 辅助 Formality 验证功能一致性。
将 .ddc 传递给布局布线工具。
分析：通过 .mapped_cells 检查资源使用。