Double-Row CFET：先进工艺节点的创新架构

逍遥设计自动化

引言
在半导体技术持续发展的过程中，尺寸缩小和效率提升始终是主要目标。本文将深入探讨双排互补场效应晶体管（Double-Row CFET）架构，详细介绍这项半导体技术创新及其在性能、功耗和面积优化方面的优势[1]。

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# {/ e( I0 ?6 }+ {2 e" |半导体技术演进
) M8 U7 Q6 y/ ?( |6 M8 ~半导体技术从鳍式场效应晶体管（FinFET）发展到纳米片（nanosheet）结构，现已进入CFET时代。这种演进展现了半导体制造工艺的重要突破。

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图1展示了imec的CMOS技术发展路线图，显示了从FinFET（N3）到纳米片（N2-A14-A10）再到CFET架构（A7及更先进工艺）的演进过程，单元高度逐步降低到90纳米以下。
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' Y/ @, n$ {3 n- O+ E这种技术演进不仅体现在水平方向的器件缩小，更引入了垂直方向的集成理念，代表着晶体管设计和制造技术的根本性变革。
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/ |5 g: w7 F4 G4 i8 w8 Q# b- _CFET架构与连接方案
CFET架构在电源和信号连接方面提供了多种创新方案，这些不同的连接方式构成了双排CFET设计的技术基础。

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! s$ i7 c4 c0 f图2展示了CFET的电源和信号连接拓扑结构，包括SYM+BSR、PWW+BCT、PWW+SRO和PWW+MRW等多种配置方案。
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在这些连接方案中，PWW+MRW（PowerWall + Middle Routing Wall）方案在降低工艺复杂度和提高面积效率方面表现优异。
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工艺流程与制造考虑
2 B( t; z; t  T0 K( ^) \: M双排CFET的制造工艺包含多个精密步骤，需要严格控制以实现最佳效果。

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图3详细展示了DR CFET的工艺流程，从初始器件形成到接触创建和最终金属化的各个关键步骤。
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* n5 g( R5 I4 g该工艺采用单片集成方法，通过单次有源区和栅极刻蚀形成上下器件，确保了堆叠器件之间的精确对准，同时降低了制造复杂度。
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% o. b2 v/ P  R( d, q性能与缩放优势
双排CFET架构在多个关键指标上展现出显著改进。
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1 K2 k1 p" I7 X0 D: l. c图4展示了不同CFET配置的环形振荡器性能结果和比较，包括频率和功耗指标。

测试结果表明，DR CFET在保持较低功耗的同时能够实现显著的性能提升，特别适合高频率运行且对功耗要求严格的应用场景。
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面积优化与实现
双排CFET架构的一个显著优势在于能够在保持或提升性能的同时实现显著的面积减小。

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图5展示了单排和双排CFET实现的布局对比，图10展示了不同配置的面积缩放和效率指标的详细分析。
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与先前的工艺节点相比，DR CFET实现实现了约40%的面积缩放潜力，同时提供了约12%的功耗优化。这种优化通过精心设计的单元高度和高效的布线资源利用来实现。

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  y. A" ~5 }* HSRAM集成与缩放
DR CFET在SRAM单元的实现代表了半导体技术的另一个重要进展。

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图6展示了不同工艺节点的SRAM位单元实现，以及从FinFET经纳米片到CFET时代的缩放趋势。
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+ H+ l5 h( ^* `! dDR CFET的SRAM实现相比单排实现减小了约15%的面积，这对于SRAM占据大量芯片面积的现代处理器来说具有重要意义。
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结论
DR CFET架构通过设计技术协同优化，在面积效率、功耗和整体性能方面都取得了显著进展。与传统纳米片器件相比，该架构成功解决了多个技术难题。测试结果显示，在保持性能的同时实现约40%的面积缩放潜力，同时降低了工艺复杂度。
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参考文献
& w. S) k+ p8 Y( L' [& }/ ~/ O[1] H. Kükner, G. Mirabelli, S. Yang, L. Verschueren, J. B?mmels, J. Y. Lin, D. Abdi, A. Farokhnejad, O. Zografos, N. Horiguchi, M. Garcia Bardon, G. Hellings, and J. Ryckaert, "Double-Row CFET: Design Technology Co-Optimization for Area Efficient A7 Technology Node," in 2024 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2024.
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