黄钰霞—2XDDR3模块的PCB设计作业

牛牛公主

1. 阻抗：单端50欧姆（6mil）,差分100欧姆（5/8mil）;

2. （DDR3）数据线每11根为一组;

3. 一般主控支持读写平衡的才支持菊花链；

4. 所有DDR信号距离相应参考平面边沿至少30-40mil,任何非DDR的信号线不得以DDR电源为参考；

5. 数据线误差±25mil;控制线、时钟线、地址线误差±100mil；

6. 2片DDR布局，相对于CPU管脚中心对称放置，无排阻时：600-800mil；有排阻时800-1000mil。