谢贻波，第三次作业，23 常用存储器设计-4片DDR3的PCB设计-（菊花链）

谢贻波

谢贻波，第三次作业，23 常用存储器设计-4片DDR3的pcb设计-（菊花链）

常用存储器设计-4片DDR3的PCB设计（菊花链）
1.找对应的电路素材，利用网表导入到AD PCB项目下，修改丝印大小，把不需要的规则关闭，只打开电气规则开关，设置一些常用规则，在机械1层绘制板框，定义板框大小。
2.根据原理图，将各个模块分开摆放，优先放置好定位孔，进行预布局，DDR采用菊花链放置，与CPU距离600MIL-800MIL之间，交互式布局电源模块，电容就近摆放到芯片附近。
3.优先设置Classes的添加，电源类（VDD_1V5、GND、DDR_VREF)，数据类8组（D0-D63、DQM0-07、DQS0-07)，其它地址线控制线时钟线设置一组。
4.设置间距、线宽规则、阻抗线宽设置成计算值（L1/L8,6MIL、L3/L4,6MIL、L6,4.1MIL)，过孔设置8MIL/16MIL，设置差分类的添加，DQS和CLK共9对，再设置差分类的规则4.5MIL的线宽9MIL间距
L3和L4间距改成6MIL，L6设置5MIL线宽7MIL间距，反焊盘设置成7MIL。
5.执行UFO操作把CUP扇出焊盘，DDR采用辐射型手动扇出焊盘，电源类高亮要加粗线宽，把无网络的脚位删除，检查差分线线宽并重新拉线，复制粘贴至其它DDR，电源模块重新调整至合适位置，电容就近摆
放至芯片附近，输入输出采用铺铜操作，加上地过孔，芯片中间打上散热过孔，将其它芯片附近的零件进行连接。
6.BGA滤波电容放置在背面就近摆放并对齐，先把第一片DDR滤波电容放置在底部就近摆放并对齐，其它的可以快速创建ROOM，修改统一的通道号，拷贝到其它的DDR ROOM的格式。
7.端接电阻对应菊花链需放置在最后一片DDR，设置走线规则，间距铜皮和所有之间设置10MIL，铜皮和过孔按5MIL来设置。
8.地址线，时钟线，控制线，走线从CPU出线到第一片DDR，再从第一片到第二片，第二片到第三片，第三片到第四片，不考虑DRC报错，从第四层开始把线走到第一片DDR附近，交叉严重的线路放到底层布线
走完后微调一下绿色报错，再从底层走其它布线至DDR附近，走线拥挤就向上挪孔腾出走线空间，把GND和VDD1V5进行挪孔操作，预留走线空间。
9.从第一片DDR第三层和第六层，把地址线，时钟线，控制线线引出来对接，在走线位置上全部打上地过孔，考虑间距将过孔进行对齐操作，调整DRC报错。
10.优先把差分对从第一片DDR走线至最后一片，再从第一片DDR的3层和4层，还有6层连接到第二片DDR，部分线路可以挪孔腾出走线空间，也可以多层走线，减少DRC报错。
11.第二片DDR到第三片DDR走线也是一样，挪孔腾出空间走线空间，第三片到第四片DDR，可以复制粘贴前面的线路，再全部调整DRC报错。
12.把DDR滤波电容调整一下，全部连接对齐并打上过孔，VREF电容可以放置到表层和底层的最后一片DDR末端并连接，第二层地连接形式需要改成全连接模式，第7层绘画平面分割，绘制一个闭合区域并设置网络。
13.CPU底层滤波电容进行铺铜操作连接，全部连接完成后，打开DRC，只检查开路，处理报错的位置。
14.地址线和时钟线，控制线采用分段等长，CPU焊盘到第一片DDR焊盘等长，第一片DDR焊盘到第二片DDR焊盘等长，第二片DDR焊盘到第三片DDR焊盘等长，第三片DDR焊盘到第四片DDR焊盘等长。
15.等长前先添加xSignalsClasses,（U1-U2、U2-U3、U3-U4、U4-U5)，然后创建xSignals，区别ClassesU1-U2并分析，检查错误分支，要确保从过孔中心出线，后面三段xSignals，重复前面的操作。
16.设置每段等长误差，+-50MIL，先等长底层走线，把最长的线修短，走线尽量满足3W，每根线只要绕成绿色并打散联合就可以锁定了，绕线尽量在走线的一端进行绕线。
17.第四层优先等长差分时钟线，差分时钟线对内等长需手动画线控制在5MIL以内，空间拥挤可以采用咬合等长操作，全部等长完成后，解除锁定调整每一层的间距报错，间距最少要满足4.5MIL
18.运行DRC，处理全部报错，检查铜皮间距10MIL，采用对称式铺铜，可以将第四层全部铺铜，放置多边形挖空去除碎铜，重新铺铜，再次检查DRC确认间距，处理报错，检查过孔是否盖油，将丝印摆放在元件附近。