谢贻波，第二次作业，22 常用存储器设计-2片DDR3的PCB设计（T点）

谢贻波

常用存储器设计-2片DDR3的pcb设计（T点）
1.把DDR管脚分组，A组电源组（VDDQ、VSSQ、VDD、VSS、VREF），B组数据组（DQ 0-15、LDQS、UDQS、LDM、UDM），C组功能组（CK，CK#、CKE、SCS#、A0-15、BA0，BA1）
2.布局原则，DDR X1时，点对点布局，DDR X2时，和CPU连接中心对称.注意地址线的走线空间和串接电阻放置位置。DDR X4 X8时,一般正反对贴，同层放置时将导致远端分支过长
3.DDR布线距离经验值，2片DDR,中间无排阻时：600-800MIL，有排阻时800-1000MIL，数据线串接电阻一般放在数据与DDR中间，或以layout GUIde和仿真为准。
4.地址线和控制线，时钟线，串联电阻靠近控制器端，多个DDR远端分支，并联电阻放在DDR端第一个T点处，长度不要超过500MIL，菊花链拓扑的，电阻放在最后一个DDR，长度不超过500MIL。
5.VREF电源退藕电容必须靠近DDR和CPU管脚。
6.布线要求：单端50欧，差分100欧，数据线每10根走在同一层（D0~D7,LDM,LDQS),(D8~D15,UDM,UDQS),信号线间距需3W原则，数据线，地址控制线，时钟线保持20MIL，3W
7.空间允许的情况下进行包地处理，走线宽度15-30MIL，VREF电源先经过电容再进入管脚，走线宽度不小于20MIL，与其他信号层间距20MIL以上，走线不得跨分割，要有参考平面，如需改变要增加过孔和电容。
8.两片以上的布线拓扑结构优先远端分支，T点过孔打在两片DDR中间，菊花链需得到仿真验证或Layout GUIde要求，支持读写平衡的才支持菊花链，所有DDR信号距离和参考平面边沿30-40MIL之间。
9.数据分组，低8位（DRAM_D0-D7、DRAM_DQM0、DRAM_SDQS0，DRAM_SDQS0_B)，高8位（DRAM_D08-D15、DRAM_DQM1、DRAM_SDQS1，DRAM_SDQS1_B)，地址线控制线时钟线设一组。
10.等长规则，以每组最长的线来进行等长，数据线最大不要超过2500MIL，误差+-25MIL，与时钟线误差控制在+-25MIL，地址线误差+-100MIL，DQS，时钟差分对内误差+-5MIL。
11.建立项目，导入原理图，生成PCB，设置板宽，放置固定孔，将丝印改小放到器件中心，打开电气性能规则，设置叠层，命名叠层符号。
12.DDR预布局，打开交互式布局先布局DCDC部分，再DDR布局，将电容就近放置背面摆放，CPU滤波电容放置在背面，设置忽略同一封装内焊盘间距，注意DDR与CPU布线距离。
13.CPU扇出，设置规则，过孔10-16，间距6MIL，添加电源类，差分类，根据类来设置线宽6MIL，电源类10-60MIL，差分类走线宽度5MIL，间距8MIL，添加6对差分线到类里面。
14.设置常用规则，阻焊单边2.5MIL，铜皮全连接，反焊盘7MIL，焊盘采用十字连接，过孔采用全连接，DDR进行手工辐射形扇出过孔，利用粘贴复制扇出另一片DDR，电源走线需加粗，删除无网络焊盘和单端节点。
15.DCDC模块采用铺铜布线扇出，放置填充增加载流能力，连接单点接地，打上散热孔。
16.电容分类放置，采用均匀摆放在CPU底层过孔附近，部分GND可以合孔，VREF电阻电容放置在DDR附近或底部，DDR电源滤波电容，均匀放置过孔旁边，电容可以对齐操作。
17.DDR布线，创建数据组Classes，地址线，控制线，时钟线添加Classes，打开单独一组飞线，优先走第三层，每组优先走差分线，其余线先强连不管DRC报错，再将交叉的线互换挪孔修线，连完后走线优化满足3W。
18.地址线，控制线，时钟线走线优先远端分支，左右两边DDR往中间扇孔，把线都往中间走，粘贴复制到另一片DDR，在第三层T点位置进行走线互连，修正DRC错误。
19.地址线，控制线，时钟线分顶层，第三层，第四层，和低层走线，先强连不管DRC报错，再将交叉的线互换挪孔或者换层修线，连完后走线优化满足3W。
20.PCB蛇形等长，每组设置匹配长度规则进行等长，间距规则设置3W10ｍil，将每组最长的走线修成最短，锁定走线，以最长的走线误差范围+-50ｍil。
21.每组走线距离不足进行蛇形等长走线，完成后要打撒联合，走线不可以和其它层的走线重叠，注意差分对，对内等长需满足5MIL误差，不可超过2倍S。
22.地址线，控制线，时钟线根据位号创建xSignaIs，U1-U2的走线和U1-U5的走线要相等，误差设置+-100MIL，把最长的线修短，走线尽量满足3W，等长绕成绿色就可以了。
23.等长全部完成后，把剩下的电容进行连接，部分电容就近打孔，也可灌铜走线，设置负片层地平面GND，在第五层电源层，画一条分割带，把所有DDR的电源包裹在里面，设置VDD_1V5平面。
24.顶层进行全面铺铜，利用复制粘贴到底层也要全面铺铜，把多余碎铜放置多边形挖空操作，然后重新灌铜。
25.运行DRC，处理开路短路报错，检查每组规则是否符合。调整完走线后需再次检查每组规则，检查过孔是否盖油，将丝印摆放在元件附近。