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[作业已审核] Michael-第五次作业-1片SDRAM的PCB设计

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Michael_miao 发表于 2021-12-3 17:10:54 | 显示全部楼层 |阅读模式 打印 上一主题 下一主题
心得:存储器,用来存储数据和指令的记忆部件,集成电路中没有实物形式的具有存储功能的电路也叫存储器,如RAM、FIFO等,在系统中,像内存条、TF卡等实物形式的存储设备也叫存储器。常见的存储器包括FLASH、SDRAM、DDR等。课程中的SDRAM 同步动态随机存储器,数据的读写需要时钟来同步。

对于一片的SDRAM布局PCB,可以采用点对点的对称式布局方式,将SDRAM靠近BGA,中间无排阻时:600-800mil,中间有排阻时:800-1000mil,滤波电容靠近IC管脚放置。(在完成作业的过程中体会到,这样的距离应该是属于在保证SDRAM和IC中间一些器件的布局空间前提下,相对节省板子空间的距离了)。

布线原则:1.阻抗50欧,
2.数据线每9根走在同一层(D0-D7,LDQM;D8-D15,HDQM),
3.信号线的间距满足3W原则,数据线、地址线、时钟线之间的距离保持20mil以上或至少3W(3W原则:线与线之间中心的距离保持3倍线宽,也就是线与线的边缘保持2倍线宽,这样可以减少线间的串扰;自己动手做,在满足3W原则和等长走线的时候没注意将数据线地址线时钟线的距离把控好,有一些地方没有做到20个mil,第一次做没有全局观,后续类似的布线中需要注意到这个问题);
4. 包地处理,空间允许的情况下,应该在它们走线之间加一根地线进行隔离,地线宽度推荐为15-30mil。

SRAM布线等长,等长是为了满足一组所有信号线的总长度满足在一个公差范围内,要使用蛇形走线将总长度较短的信号线绕到与组内最长的信号线长度公差范围内。为什么要做蛇形等长?1.一般做等长是为了满足信号对信号组的等时,即为了满足此组内信号的时序需满足系统的要求。如果信号长度相差太大,会导致其相对延时较长,最终导致数据传输速率不高。2.差分信号等长是为了满足相位,一对差分信号相位差180度,如果长度相差太大了会导致其相位偏移过大。
这些布线的原则都是为了解决emc问题。
做等长的时候需要将数据分组,数据组的低八位,高八位;地址线,控制线,时钟线分别设为一组。等长分组设置在规则管理器中设置MATCH GROUP。
等长的规则:数据组等长误差范围±50mil,地址线,控制线,时钟线一起等长,误差范围在±100mil就够了。
再次提醒自己,3W原则,等长处理的同时,将不同线组的距离也要保持20mil以上。

+08:00C421联盟网2464.png

SDRAMX1_mc.zip

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凡亿刘老师 发表于 2021-12-4 15:05:06 | 显示全部楼层
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Allegro全能十期MichaeSDRAM评审报告.doc

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