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[作业已审核] Allegro-Rocky第七次作业-2片DDR3 T点结构PCB设计

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rockychen 发表于 2021-2-23 22:48:50 | 显示全部楼层 |阅读模式 打印 上一主题 下一主题
布局原则:
1. 2片DDR相对于CPU对称式布局;
2. 滤波电容靠近IC管脚进行摆放;
3. DDR相对距离: 当中间无排阻时600-800mil, 当中间有排阻时:800-1000mil。

布线原则:
1. 特性阻抗:单端50欧,差分100欧;
2. 数据线每10根尽量走在同一层(D0~D7,LDM,LDQS),(D8~D15,UDM,UDQS );
3. 信号线的间距满足3W原则,数据线、地址(控制)线、时钟线之间的距离保持20mil以上或至少3W;
4. 空间允许的情况下,应该在它们走线之间加一根地线进行隔离。地线宽度推荐为15-30mil;
5. VREF电源走线先经过电容再进入管脚,Vref电源走线线宽推荐不小于20mil,与同层其他信号线间距最好20mil以上;
6. 所有信号线都不得跨分割,且有完整的参考平面,换层时,如果改变了参考层,要注意考虑增加回流地过孔或退藕电容。
7. 两片以上的DDR布线拓扑结构优选远端分支,T点的过孔打在两片DDR中间;
8. 菊花链需得到仿真验证或芯片layout Guide要求。(一般主控支持读写平衡的才支持菊花链);
9. 所有DDR信号距离相应参考平面边沿至少30-40mil。任何非DDR部分的信号不得以DDR电源为参考。

Allegro-Rocky-DDRX2.zip

304.72 KB, 下载次数: 9, 下载积分: 联盟币 -5

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凡亿黄老师 发表于 2021-2-26 15:49:11 | 显示全部楼层
1、时钟信号建议包地或者间隔4W处理,这样能保证信号的稳定性。
      +08:00C367联盟网3179..png
别的没有什么问题,画的不错,继续加油。
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