芯片那么小，封装基板走线损耗能大到哪去？

edadoc

一博高速先生成员：黄刚

相比于一块PCB的载板，芯片封装基板的大小放在PCB板里面，可能只占其中的一小部分，然后去对比在封装基板上的走线和在PCB板上的走线，可能至少是几倍的长度关系。那么大家会不会觉得，封装基板上走线那么短，损耗几乎可以忽略不计呢？尤其是去问只接触过PCB板设计的工程师小伙伴们，大部分人的回答都是，封装的损耗应该是很小的吧。

本文就通过一个具体的仿真案例来回答这个问题哈。高速先生团队最近在仿真一个PCIE4.0板卡的项目，包括主控芯片的封装基板和PCB载板的协同仿真。其中PCB载板上的PCIE走线是从主控芯片到金手指位置，长度从2-3inch不等。

$ M/ d9 w3 I4 S" a" _% P5 K

作为需要进行仿真的对象，我们肯定是需要知道该PCIE4.0链路的损耗标准。于是高速先生立马查阅了相关的PCIE协议标准，发现它对金手指链路的损耗定义如下，协议上说得很清楚，就是从主控芯片的die出发一直到载板上的PCIE金手指位置的损耗不超过8db@8GHz，也就是说这个8db是包括了封装基板上的走线链路和载板到金手指端的走线链路的和。

这个协议说的貌似很清楚，但是其实又不那么清楚，因为它并没有很明确的区别分封装基板上的走线和载板上走线的损耗分配，还好我们这个项目是封装基板和载板文件我们都能拿到，因此能做一个联合的仿真。

' B( p5 ]. ~, w! A# I

于是我们分别先看看封装基板的走线和载板的情况长度情况，我们打开封装基板后，选取一根最长的lane，然后去量下它的走线长度，不量不知道。一量吓一跳，那么短，才600mil多点。是的，这个长度对于习惯了做板级PCB的工程师看来，的确是非常非常的短。

& z( x& Y3 j- p& z% m5 F- q. ~( {& V

因此对比封装基板上的长度，载板上的走线长度差不多是基板长度的5倍，接近3000mil。

4 d$ I6 c4 |; g) `0 D

通过基板和板级走线长度的对比。是不是就认为基板的走线损耗就是板级走线损耗的仅仅5分之一呢？

当然，其他所有条件相同的情况下，肯定就是啦。那么问题来了，哪怕基板和载板的板材用的是一样的情况下，他们的损耗就一定会是这个比例关系吗？当然不会，因为除了板材相同这个因素之外，还需要线宽和铜厚都相同才有可能。然而有做过封装基板的小伙伴们都知道，线宽怎么可能会相同呢？要是相同的话，封装基板那么可能比载板做得要更小，而且更薄呢？

那么封装基板上的走线到底能多细？我觉得只做过PCB工程师的朋友们估计想象不到，居然只有。。。20um！！！也就是不到0.8mil！

通过基板连接到载板上面的走线是多少呢？那就是我们常见熟知的线宽了，超过4mil。

那问题来了，线宽的差距到底能带来多大的损耗差距呢？我们分别在sigrity软件把封装基板和板级的叠层和线宽，铜厚，粗糙度参数一一设置，其中为了对比线宽带来的影响，我们把粗糙度，铜厚，板材都统一下，板材我们统一选择普通的FR4材料，其中基板上的叠层如下所示：

* e5 X0 ]. U0 S. @( |4 E! C9 k

然后按照封装基板长度为624mil和载板长度为2774mil的长度进行损耗计算，结果会吓你一跳！600多mil的基板走线损耗竟然超过了接近3000mil的载板走线损耗的一半。

这样看可能大家觉得还是载板的大啊，不是很直观，那我把载板同样去走和封装基板一样长的600多mil长度，然后两者损耗再对比下，你们就知道差距了！同样长度下，基板的走线损耗是载板的2.4倍！

而且上面的仿真对比验证已经是基于铜厚都设置相同的情况下了，一般来说，基板的铜厚也会比载板的0.5Oz要小，这样的话，这个差距还会进一步拉大哦！

1 Q; z3 X% c* W

通过上面这个简单的仿真，相信大家大概会知道封装基板和载板的损耗差异了吧，以后遇到封装和载板的协议损耗分配的时候，千万不要认为只是看芯片大小或者封装走线长度来定哦，。封装基板的损耗受到面积和厚度的限制，线宽必然很小，就单单是线宽这一点的差距可能达到2到3倍的损耗差异哦！所以小伙伴们，如果还是认为封装基板的损耗占比很小的话，这个观念一定要改过来哈！