哪些引脚需要走等长线，差分对，蛇形线在原理图中标出还是在pcb里面添加比较好

563345228@qq.co · 发表于 2018-5-6 10:58:22

哪些引脚需要走等长线，差分对，蛇形线在原理图中标出还是在pcb里面添加比较好比较方便？就像图片中的那样具体是哪些引脚需要走等长线呢，谁和谁是一组怎么看啊？

目前的嵌入式系统普遍使用DDR内存，有些可以支持DDR2内存，这些系统中PCB layout就成为很关键的环节。PCB Layout做的不好可能造成系统运行不稳定甚至无法跑起来。以下是做硬件设计的一点经验。

高速PCB信号完整性要考虑的因素很多，从PCB Layout角度出发主要有PCB叠层结构、阻抗结构、互联拓扑结构、延时匹配（等长）、串扰等，这些因素不仅要考虑，而且相互的影响。我们都知道DDR需满足严格的时序要求，因此对信号走线的延时是有要求的，做硬件设计的几乎都知道DDR布线要做等长匹配。而另外几个方面就有不少人忽略掉了。

信号完整性中最常见的问题就是信号的反射，反射会造成信号过冲和振铃，就会影响到电平的判断，如果过冲和振铃的幅度达到了判断门限，就会出现错误的时序信号。要减小信号的反射就要使驱动端和接收端的阻抗匹配。为了达到这个目的通常可以在信号之间串接匹配电阻，并且控制信号走线的阻抗。PCB的叠层结构对阻抗影响很大，因此必须要选择一个好的叠层结构，不能光为了成本减小PCB的层数。除了控制阻抗外，还要考虑信号的回流路径，和阻抗的连续性。一般信号以（GND）或电源层作为参考平面。高速信号优先选择沿着信号走线的垂直方向作为回流路径，所以为了保证尽可能短的回流路径和阻抗的连续性，关键的信号必须有一个完整的参考平面。有些层的信号会以电源层作为参考平面，但电源层通常被切割层几个区域，信号以电源层作参考平面就会出现跨分割的问题，应该尽量避免这种现象，对于关键的信号不要布在以电源层作参考平面的层，如果不得已，可以采用跨接电容的方式来弥补。

CPU与DDR之间的连线需要综合的考虑上面的几个问题。如阻抗要求，拓扑结构，间距要求（串扰），等长匹配。阻抗可以通过芯片厂家的提供资料来控制，或者通过仿真来确定最佳的阻抗值。根据阻抗要求控制走线的线宽和间距。常用的DDR走线策略：

1走线分组：

ARM系统中内存一般为32位或16位，通常使用一片或两片内存芯片组成。可以将数据线分成一组，两组或4组。

一组的分法即：DATA0—31，DQS0-3，DQM0-3作为一组；

两组的分法即：DATA0-15，DQS0-1，DQM0-1为一组DATA16-31，DQS2-3，DQM2-3为一组；

四组的分法即：DATA0-7，DQS0，DQM0为一组；

DATA8-15，DQS1，DQM1为一组；

DATA16-23，DQS2，DQM2为一组；

DATA24-31，DQS3，DQM3为一组。

具体分几组可以根据芯片的数量和走线的密度来确定。布线的时候，同一组的信号线必须要走同一层。

剩下的是时钟信号，地址信号和其它的控制信号，这些信号线为一组，这组信号线也尽量在同一层布线。

2等长匹配：

a． DDR的DATA0—31，DQS0-3，DQM0-3全部等长匹配，每一组数据线以对应的DQS为等长目标。不管分为一组，两组或四组，误差控制在+-25min。

b．时钟信号，地址信号和其它的控制信号全部等长匹配，以时钟信号为等长目标。误差控制在+-50min。另外如果是DDR时钟，要按照差分线要求来走线，两条时钟线的长度要控制在2.5min的误差内，并且尽量减小非耦合的长度。该组线的长度可比数据线长。走线拓扑可以用T型或星型，不要用菊花型拓扑。

3间距：

间距的控制要考虑阻抗要求和走线的密度。通常采用的间距原则是1W或者3W。如果有足够的空间来走线，可以将数据线按3W的间距来走，可以减小很多串扰。如果空间实在小，至少要保证1W的间距。除此之外，数据线和其它信号线的间距至少3W的间距，如果能更大则更好。时钟与其它的信号线的间距至少也要保持3W的间距，并尽可能的大。绕线的间距也可以采用1W和3W原则，优先采用3W原则。

阻抗板的做法：

1、确定板子的层数和板厚

2、规划好走线层、地层和电源层的层叠结构，明确信号线的参考平面

3、预先拟定阻抗线的线宽，如果是单端线确定线宽就行，如果是差分线则先定线宽，间距后面才算

4、预订铜厚，也可由PCB厂来定

5、确定阻抗线要控制的阻抗值，包括单端和差分

6、将上面的要求发个PCB厂，之后PCB厂会计算一个详细的阻抗控制文件，如果上述要求不能满足，可以沟通调整一些参数，最终

既能达到阻抗要求也符合可制造性并且成本最低。

【地址组】

1DQ_ADDR；ADDR0-ADDR15；CASN；CKE0；CSN0；RASN；WEN；

（BA0；BA1；CSN1/BA2）

【时钟组：-/+1.0mm】

2DQ_CLOCK；SCLK；SCLKN;

【数据组：-/+5.0mm】

3DQ_ADDR[7:0]；ADDR0~ADDR7；DQM0；DQS0；（DQSN0；）4DQ_ADDR[15:8]；ADDR8~ADDR15；DQM1；DQS1；（DQSN1；5DQ_ADDR[23:16]；ADDR16~ADDR23；DQM2；DQS2；（DQSN2；）6DQ_ADDR[31:24]；ADDR24~ADDR31；DQM3；DQS3；（DQSN3；）

DQSx& DQMx & DATA[x:y] == -/+5.0mm

DQSx& DQSNx == -/+1.0mm

SCLK& SCLKn == -/+1.0mm

SCLK(n)& DQS[X:0] == -/+10mm

SCLK(n)& ADDR[X:0] == -/+10mm

差分信号，差分线

一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲,所有电压信号都是差分的,因为一个电压只能是相对于另一个电压而言的。在某些系统里,系统'地'被用作电压基准点。当'地'当作电压测量基准时,这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。

差分信号的第一个好处是,因为你在控制'基准'电压,所以能够很容易地识别小信号。在一个地做基准,单端信号方案的系统里,测量信号的精确值依赖系统内'地'的一致性。信号源和信号接收器距离越远,他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与'地'的精确值无关,而在某一范围内。

差分信号的第二个主要好处是,它对外部电磁干扰（EMI）是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值,这样将忽视在两个导体上出现的任何同样干扰。除了对干扰不大灵敏外,差分信号比单端信号生成的 EMI 还要少。

差分信号的第三个主要好处是，时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的 LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。

   对于 PCB 工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过 Layout 的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下 PCB 差分信号设计中几个常见的误区。

      误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路.在 PCB 电路设计中，一般差分走线之间的耦合较小，往往只占 10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加 EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成 EMI 辐射，这种做法弊大于利。

         误区二：认为保持等间距比匹配线长更重要。在实际的 PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行.PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。

         误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G 以上）IC 封装PCB 设计中经常会用采用，被称为 CPW 结构，可以保证严格的差分阻抗控制（2Z0）.

差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI 也不会是很严重的问题，实验表明，相距 500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到 60dB，足以满足 FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。