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[文件已评审] 编号:20170907 PCB公益评审报告

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发表于 2017-9-7 09:18:56 | 显示全部楼层 |阅读模式
您阅读的评审报告自于凡亿PCB QA评审组(www.fany-online.com)
: d/ H& r/ p  ]  x------------------------------------------------------------------------------------
) I6 r- L4 ?3 M: \使用前请您先阅读以下条款:
4 @4 I  {. X; _1.评审PCB全程保密不外发,评审之后会进行文件删除,介意者不要发送文档!8 `/ G+ j" B1 d/ C
2.评审报告只是局部截图并添加文字说明,如需更详细的请内容请联系我们评审人员
" M6 D& ?, j# m3.评审意见仅供参考意见,由此造成的任何相关损失网站概不负责 。) P$ }4 v# J+ X  s4 g
------------------------------------------------------------------------------------
1 ~/ H3 g6 v: r) f. P0 h: Y1 w2 K6 D如果您的PCB需要评审,请以邮件的方式发送给我们,我们一般在1个工作日之内安排评审
# Y5 x* D( I( M( u  P# k邮件格式:PCB公益评审+项目名称
) \; a& G# L9 J% Q8 K% d  m8 r邮件地址:pcbqa@fany-eda.com4 Y3 S% [6 _) j" _) l
------------------------------------------------------------------------------------
: ]% D! a6 J  G7 ^1、USB为供电管脚 电源输入主干道要加粗一般按照20mil过载1A电流进行评估,目前是开始时候大 但是后面变太小了不符合要求,表层过孔没起作用可以删掉
+ t8 I& l) V+ p, C
2 Z: A1 F! R3 ^* W) |
+ L7 {! \8 n$ _/ X! G& G2 N, X% `8 K7 c

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发表于 2017-9-7 09:21:32 | 显示全部楼层
2、这类电源输入输出主干道分不清楚,造成走线、打孔出现问题,第一脚为输入  第5脚为输出  第3脚 只是一个使能信号脚 走线10mil就够了 不需要敷铜
$ _, f6 q  e' ~' j* e/ Y4 h; B请优化输入和输出管脚 过载大电流的,其他几个不再一一指出 一样的 请先理清楚输入输出 : B. K! L  M8 t; x  [4 i

5 g& ^" ?0 {# C# U+ E* A4 v, Z2 T

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发表于 2017-9-7 09:24:41 | 显示全部楼层
3、滤波电容的放置 非常差,请靠近管脚进行放置,尽可能的近一些,走线先经过滤波电容滤波之后再进入IC管脚。
9 `! a) j% Y: }- C- I. k2 O6 X( B

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发表于 2017-9-7 09:27:16 | 显示全部楼层
4、SDRAM需要进行等长布线,走线间距不满足3W原则 走线太近 ,请严格按照SDRAM相关规范进行布局布线
* F6 i( X1 r0 i) i  D1 a4 F6 c2 V% B, s- N, I( A$ k3 T

7 i7 o! M" I$ Q% p
1 \! g- K+ v; S7 b  O; R! _# F- _

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发表于 2017-9-7 09:29:46 | 显示全部楼层
本帖最后由 PCBQA 于 2017-9-7 09:30 编辑
/ E! [# S3 A; q. m7 E1 v7 ]
9 j: ?, m! q+ Y. `3 ~- I5、平面分割问题严重,存在过载通道太细,出现孤铜 无法载流的问题,这个板子通过这种分割 核心电源无法满足供电 板子跑步起来的
, ^% B2 q4 N& ^# R
% ?* Q0 c0 i" Y  l5 i6 D9 z$ D/ D" r7 r
建议你看下凡亿PCB四层核心板的Demo的设计:https://item.taobao.com/item.htm ... cju&id=536934512329
' d3 K9 j, [( J0 A& t4 Y+ k2 q1 Z很多问题 这个视频当中都有进行讲解
; U/ ~( g( O# j5 a# ?

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发表于 2017-9-7 09:32:39 | 显示全部楼层
6、关于晶体的滤波方式 请采用π型滤波方式,电容放在前面,注意其他地方也类似检查
( m7 o8 |4 f$ \8 B- j$ G$ C
, i/ t' u1 x; Z2 [( B$ v0 ]2 D- u/ S
2 ^* F' i7 Q% ^1 J' H6 n  T  X- M! h: j! W: H  ^
具体设计要求请参考以下内容:
5 V% r/ K8 ^$ J1 \# C
布局要求:
1、布局整体紧凑,一般放置在主控的同一侧,靠近主控IC
2、布局是尽量使电容分支要短(目的:减小寄生电容,)
3、晶振电路一般采用π型滤波形式,放置在晶振的前面。
布线要求:
1)走线采取类差分走线;
2)晶体走线需加粗处理:8-12mil,晶振按照普通单端阻抗线走线即可;
3)对信号采取包地处理,每隔50mil放置一个屏蔽地过孔。
4)晶体晶振本体下方所有层原则上不准许走线,特别是关键信号线。(晶体晶振为干扰源)。
5)不准许出现stub线头,防止天线效应,出现额外的干扰。
7、继电器为干扰源,请本体下面挖空处理。并且,走线需要加粗处理。

0 g8 }7 M9 Q7 g/ Q) j2 c# X

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发表于 2017-9-7 09:35:40 | 显示全部楼层
7、走线 请考虑 GND的回流问题 考虑后期等长的空间 考虑阻抗及串扰等问题(3W),存在问题太多 建议此版进行重新设计
0 B: e) k. D2 G) D% @7 H( S1 I7 f, |: O/ S% S& h" O4 q

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发表于 2017-9-7 10:41:16 | 显示全部楼层
非常给力的点评,避免出现类似问题
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发表于 2017-9-7 14:06:33 | 显示全部楼层
强烈支持PCB联盟网网友资料分享,免费资源就是给力!
该会员没有填写今日想说内容.
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发表于 2017-9-8 21:11:34 | 显示全部楼层
非常给力的点评
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